Gast
#972931
Hallo zusammen, ich arbeite mit einem Demo Board mit einem Sparten 3 ( mit Zustzplatinen ) und suche einen verflixten Fehler. ( VHDL, Xilinx WEB ISE ) Es handelt sich um eine größeres Projekt bei dem Bild-daten über eine DVI Verbindung in den Spartan eingelesen werden, verarbeitet und über High Speed USB an einen PC übertragen werden. Aufgrund der hohen Bandbreite müssen die Bild-daten vor der Übertragung über den USB Kanal in ein JPG format gewandelt werden. Das ganze ist streng synchron als Pipeline aufgebaut. Nun ist das Projekt soweit fertig und läuft auch mit folgendem Problem: In einem unregelmäßigen Abstand werden Ergenis Bilder erzeugt, welche einen Komprimierungfehler enthalten. Nun hab ich schon eine riesige Fehlersuche Orgie hinter mir, dass mir bald von meinen grauen Haaren keins übrig bleibt. Nun sollen verdächtige Module mit Testbench Stimuli im Simulator nochmals gefüttert werden und mit dem Norm Ergebnis verglichen werden. Das ganze soll allerdings im Batch Betrieb laufen. ( ca. 500 Testbilder ) Mir ist klar wie man in der WEB ISE Testbenches schreibt, die daten aus einer Datei einlesen und Ergebnisdaten wieder auf die Platte schreiben. ( Ist ja schon Alltagsbrot ) Immer wenn ich den Dateinamen für den Inputbench oder das Ergebnis File als variabel beschreiben möchte bekomme ich Fehlermeldungen. Ich suche also eine Möglichkeit einen Testbench zu formulieren, der die Datei 1 .. n nacheinenader von der Platte einliest und das Ergebnis in n Dateien schreibt. Gruß vom FPGA Fragenden