Regisster in Verilog

reg x;

Der Verilog Datentyp reg ist leider etwas irreführend. Er bezeichnet 
einen Datentyp, der Signalzustände speichern kann. Ob bei der Synthese 
daraus ein Register wird, hängt vom Konstrukt ab, in dem er eingesetzt 
wird.

Der folgende Konstrukt beschreibt ein Register, das mit der steigenden 
Flanke des clock Signals den Signalzustand von d übernimmt.

1

reg q;

2

3

always @(posedge clock)

4

  q <= d;

Im Gegensatz dazu beschreibt der folgende Konstrukt einen Inverter, der 
kombinatorischer Logik entspricht:

1

reg y;

2

3

always @(a)

4

  y = ~a;

@ Moritz

Um auf deine Frage zu antworten, ein Register entsteht in Verilog im 
Zusammenhang mit dem reg Datentyp und dem always @(posedge ...) bzw. 
always @(negedge ...) Konstrukt.