Vermutlich wird es hier kaum jemanden interessieren, aber egal: Ich habe heute meinen Schaltplan für ein einfaches PC-basiertes digitales Speicheroszilloskop auf meiner Homepage freigeschaltet: http://www.ssalewski.de/DAD.html.en Mehr als der Schaltplan existiert noch nicht, und auch selbiger ist noch nicht ganz fertig.
Gast
#979123
Interessante Dissertation. Sehr schöne Arbeit. Gruss Tom
Selbst entwickelt?? Hast du es schon einmal aufgebaut zum Testen? Was würden die Bauteile alleine kosten? mfg power_uiser
Das sieht sehr interessant aus. Ich war diese Tage am Überlegen, ob es nicht möglich wäre, was ähnliches zu bauen. Ähnliche Eckdaten, jedoch nur mit weniger Speichertiefe und ohne FPGA. Ich dachte an einen einen schnellen AD-Wandler mit 8 Bit, einen CPLD nur für das AD-Wandler Timing und einen ARM9 mit ein paar kByte internem Speicher. Vielleicht wäre das Auslesen des AD-Wandlers mittels DMA möglich. Jeweils 1-2 Kanäle auf einer Platine, damit man beliebig viele Kanäle anreihen/kaskadieren kann. Ausgelesen würde wie bei Dir mittels USB und angezeigt auf dem Notebook/Computer. Dann kann alles mit den Daten angestellt werde. Von FFT und anderen mathematischen Funktionen bis zum Exportieren. Mir ging es um ein wirklich einfaches und preisgünstiges Konzept, jedoch ausreichend, um alle Takte um den ATmega herum anzuzeigen: Daten + Adressbus, I2C, RS232, SPI ... Dann im Bereich PWM und Schaltnetzteil. Daraus ergibt sich eine Bandbreite und Samplerate von mindestens 100MHz. Mit genügend Speichertiefe, vielleicht 4kByte oder mehr, um auch mal Fehler bei der Übertragung aufzufinden. Aber keinen Logic-Analyzer, um auch Überschwinger, Übersprechen und andere Probleme detektieren zu können. Dazu sind mindestens 3 Kanäle notwendig (SPI). Oder man stelle sich eine Akkuladung mit PWM vor. Alle 5 Minuten wird kurz die Kurvenform des PWM Signals gespeichert. Gruß, Bernd