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Forum: FPGA, VHDL & Co. Register Teilen


Autor: vhdler (Gast)
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Hallo Alle!
ist diese Zuweisungen in einem Prozess synthesierbar?
signal a:std_logic_vector(127 downto 0):=(OTHERS=>'0');
signal b:std_logic_vector(127 downto 0):=(OTHERS=>'0');
signal c:std_logic_vector(255 downto 0):=(OTHERS=>'0');
--Meine Zuweisung
:
c(255 downto 128)<=a;
c(127 downto 0)<=b;
:
Danke für jede Hilfe;
MFG

Autor: SeriousSam (Gast)
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ja

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Oder eleganter mit einer Concatenation:

c <= a & b;

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> ist diese Zuweisungen in einem Prozess synthesierbar?
> signal a : std_logic_vector(127 downto 0)   :=(OTHERS=>'0')    ;
Zuweisung von Defaultwerten gehen nicht mit jedem Synthesetool  ;-)

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