Schaltzeiten für LUTs

Da solltest du ein Blick in die timing reports der Synthesetools werfen 
- dort bekommst du auf Wunsch fuer jedes Signal einzeln die Laufzeiten 
in jedem Gatter und jeder Verbindung aufgelistet.


Gatterschaltzeiten und Laufzeiten zwischen Gattern sind meist 40:60 bis 
60:40, ausgenommen sehr grosse Designs, bei dem die Laufzeiten noch 
groesser werden. (Virtex 4: ganz grob 1ns pro Gatter und Verbindung)

> Also so etwas wie je größer die LUT ist...
LUTs sind hardwaremäßige Komponenten und immer gleich groß (z.B. Xilinx: 
4 Eingänge). Die genaue Durchlaufzeit durch eine LUT steht im DB.

Was du meinst ist eher, wieviele Logikebenen (LUTs) für welche 
Kombinatorik hintereinander geschaltet werden (z.B. für ein 10-fach 
OR-Gatter), und wie die Gesamtdurchlaufzeit ist. Das sagt dir der 
Synthesereport.
Allerdings mußt du die Durchlaufzeit im Routing auch noch dazurechnen.

> je nach Auslastung des FPGAs knallt dir die
> Synthese die Funktionsblöcke sonst wohin...
So ganz stimmt das nicht. Die Synthese knallt gar nichts irgendwo ins 
FPGA. Das machen Translate und Place&Route.

> Wenn es um zeitkritische Designs geht ist die Handarbeit
> bei den Placement Constraints viel besser.
Eine gute Beschreibung und richtige Timing-Constraints halten das Design 
portabler. Selten muss das komlette Design auf z.B. 300MHz laufen. Oft 
sind da Multicycle- und Pseudo-Pfade. Wenn die in den Timing-Constraints 
korrekt angegeben sind, kann P&R oft sehr einfach den schnellen Teil 
dicht plazieren und hat große Freiheiten bei den langsamen 
FPGA-Bereichen. Sobald ich aber mit Placement-Constraints anfange (oder 
anfangen muß) ist das Design auf ein FPGA festgenagelt.