loops im clk prozess

wird in einem takt berechnet

Er wird in einem Takt durchgerechnet. Bei der Synthese wird dein Code 
dann N-Mal hintereinander in Hardware implementiert.

Eine richtige For-Schleife, wie aus C gibt es in Hardware nicht. Da 
musst du umdenken und so etwas in der Art schreiben.

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dummy: process (clk, rst)

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 variable vN : integer range 0 to X := 0;

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begin  -- process dummy

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  if rst = '0' then                   -- asynchronous reset (active low)

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    vN := 0;

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  elsif clk'event and clk = '1' then  -- rising clock edge

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    if vN < X then

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      vN := vN + 1;

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      -- do something in the loop

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    else

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      -- do something else

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    end if;

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  end if;

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end process dummy;

danke!

Nein brauchte ich auch nicht, hatte eher gehofft das es aufgerollt wird.
Muss aber derzeit noch ne Menge verstehen.
weil ja generate auch aufrollt. Daher hab ich noch nicht speed technisch 
zumindest nen nachteil bei loop gefunden.
Aber da werd ich die nächsten Tage denke mal schlauer.

Somit war es gut zu wissen, das ich es so machen kann.
Auch wenn ich leider atm noch immer irgendwas falsch mache da xilinx mir 
sowohl als generate als auch als loop anweisung Errors auswirft, sowie 
ich das berechnete signal über einen port zu einem anderen Modul 
verknüpfe.

einmal xst:1706 und xst:1847.
Der einzige Tip dem ich im Inet gefunden hab, hat nicht geholfen.
Naja morgen bin ich auch da sicherlich schlauer.

Vielen Dank!!

Schade das man hier nicht editieren kann...
problem ist das xilinx wohl 2 if-Anweisungen im loop nicht gefallen

so hab auch das mit 2 variablen gelöst nun. Danke nochmal für die Mühe 
und die sehr schnellen Antworten!