Hallo, ich habe mit der Angehängten Datei so eineige Probleme. Es handelt sich dabei um eine Carry-Look-Ahead-Addierer welcher je nach angegebener Bitbreite iterative erstellt wird. Leider bekomme ich folgende Fehler beim erstellen des Synthesereport: WARNING:Xst:646 - Signal <GENERATED_S<15:10>> is assigned but never used. WARNING:Xst:646 - Signal <GENERATED_S<6>> is assigned but never used. WARNING:Xst:646 - Signal <PROPAGATED_S<15:10>> is assigned but never used. WARNING:Xst:646 - Signal <PROPAGATED_S<6>> is assigned but never used. WARNING:Xst:524 - All outputs of the instance <LEV[3].MIDDEL.MIDDEL_LOOP[2].MOD3> of the block <CLAA_Mod3> are unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[7].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[6].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[5].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[4].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[3].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1290 - Hierarchical block <LEV[4].TOP.MODULES[2].MOD4> is unconnected in block <CLAA>. WARNING:Xst:1989 - Unit <CLAA>: instances <LEV[3].MIDDEL.MIDDEL_LOOP[3].MOD3>, <LEV[3].MIDDEL.MIDDEL_LOOP[1].MOD3> of unit <CLAA_Mod3> are equivalent, second instance is removed WARNING:Xst:1989 - Unit <CLAA>: instances <LEV[3].MIDDEL.MIDDEL_LOOP[3].MOD3>, <LEV[3].MIDDEL.MIDDEL_LOOP[0].MOD3> of unit <CLAA_Mod3> are equivalent, second instance is removed WARNING:Xst:1989 - Unit <CLAA>: instances <LEV[2].MIDDEL.MIDDEL_LOOP[1].MOD3>, <LEV[2].MIDDEL.MIDDEL_LOOP[0].MOD3> of unit <CLAA_Mod3> are equivalent, second instance is removed Ich finde einfach den Fehler im Code nicht, weshalb er sagt, dass zB GENERATED_S<6> und PROPAGATED_S<6> nicht benutzt werden um dann zu meckern, dass das <LEV[3].MIDDEL.MIDDEL_LOOP[2].MOD3 nicht verbunden wäre. Aber genau dieses Modul benutzt das Signal GENERATED_S<6> und PROPAGATED_S<6>. Ich habe das Gefühl, dass 2stellige Indexwerte nicht richtig berechnet werden. Im RTL-File sind die Verdrahtungen auch nicht richtig ausgeführt. Freue mich über jede hilfe bzw. Denkanstoß. Gruß Orca25
Warum versuchts Du das ganze nicht mit einem VHDL Simulator zu debuggen? Dann kannst Du auch sehen, wo die Signale hingehen und wo Du noch eventuelle Fehler hast. Es ist im allgemeinen sowieso empfehlenswert, zuerst den ModelSim anzuwerfen und dann erst die Synthese. Klaus
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