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Forum: FPGA, VHDL & Co. Wishbone SDRAM Controller?


Autor: Thomas Pototschnig (pototschnig)
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Hallo,

kennt jemand einen kostenlosen SDRAM Controller mit Wishbone-Interface? 
Auf Opencores wurde ich irgendwie nicht fündig ...

MfG
Thomas Pototschnig

Autor: Duke Scarring (Gast)
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Kannst Du nicht den wb_ddr controller vom soc-lm32 "downgraden"?

Duck

Autor: Thomas Pototschnig (pototschnig)
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Duke Scarring wrote:
> Kannst Du nicht den wb_ddr controller vom soc-lm32 "downgraden"?

Interessante Idee ... für den lm32 sollte das auch gedacht sein ...

Jetzt fällt mir aber gerade erst auf, dass da ein wb_ddr dabei ist?! Ist 
der nicht kostenpflichtig von Lattice?

Muss ich mir mal anschauen, ob man das so einfach downgraden kann ...

MfG
Thomas Pototschnig

Autor: Sebastian B. (sfreak) Benutzerseite
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wb_ddr vom soc-lm32 ist eine Neuentwicklung von Joerg B., hat mit 
Lattice nix zu tun.

Einfacher als den DDR-Controller umzustricken ist wahrscheinlich an den 
SRAM Controller von Opencores.org ein Wishbone-Interface dranzubauen... 
habe ich mir aber nicht genauer angeschaut.

Sebastian

Autor: Thomas Pototschnig (pototschnig)
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Sebastian B. wrote:
> wb_ddr vom soc-lm32 ist eine Neuentwicklung von Joerg B., hat mit
> Lattice nix zu tun.
>
> Einfacher als den DDR-Controller umzustricken ist wahrscheinlich an den
> SRAM Controller von Opencores.org ein Wishbone-Interface dranzubauen...
> habe ich mir aber nicht genauer angeschaut.

Ist auch eine interessante Idee ... Danke für den Tipp :)

MfG
Thomas Pototschnig

Autor: Sebastian B. (sfreak) Benutzerseite
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Autor: Theo (Gast)
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Es reicht normalerweise nur zwei Prozesse zu beschreiben. SDRAM 
Controllers sind in der Regel sehr einfach, aber für different RAM Chips 
soll man nur different timing beachten.

Autor: Claude Schwarz (claudeschwarz)
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Ist schon ein paar Tage her als ich damit experimentiert habe :

http://opencores.org/projects.cgi/web/mem_ctrl/overview

Hatte ich mal an einem NIOS mit Avalon Bus (zum Teil Wishbone 
Kompatibel) am laufen.

Autor: Zollstöckle (Gast)
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<Es reicht normalerweise nur zwei Prozesse zu beschreiben. SDRAM
<Controllers sind in der Regel sehr einfach, aber für different RAM 
Chips
<soll man nur different timing beachten.


Da verwechselst Du was. Synchrones Dynamisches RAM benötigt einen mittel 
schweren controller (Refresh, bank open, clos, ....). Einfach sind SRAMs
(Statische RAM).

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