Takterzeugung durch zwei Taktflanken

[Der D. (daimlerfahrer)]

Servus zusammen,

ich versuche derzeit in VHDL folgendes umzusetzen:
Ich benutze zwei zueinander verschobene Takte mit gleicher Frequenz.
Nun möchte ich bei der steigenden Flanke des einen Takts, den Ausgang 
auf High setzen und mit der steigenden Flanke des zweisen Taks 
rücksetzen auf Low. Ziel dieser Anwendung ist eine PWM mit einstellbarem 
Ein- und Ausschaltzeitpunkt.

Leider bekomme ich das ganze in VHDL nicht realisiert. Der Versuch:

process (EinschaltFlanke)
begin
   if (EinschaltTakt'event and EinschaltTakt='0') then 
      Ausgang <= '1';
   end if;
end process;

process (AusschaltTakt)
begin
   if (AusschaltTakt'event and AusschaltTakt='0') then 
      Ausgang <= '0';
   end if;
end process;

Ist nicht synthetisierbar, was ich auch verstehe.
Ersetze ich jedoch die zweite Flankenerkennung durch eine Abfrage des 
Zustands (if AusschaltFlanke='1' then...) funktioniert das Ganze auch 
nicht.

Habt ihr Tipps, wie ich aus zwei Takten in oben beschriebener Weise ein 
Signal generieren kann?
Eine einfache AND Verknüpfung hatte ich schon angedacht, aber auf die 
beiden Flanken wäre bei meinen Eingangssignalen deutlich besser.

Danke und Grüße

[Nephilim (Gast)]

warum benutzt die beiden signale nicht als Reset und Enable und machst 
alles in einem Prozess. damit sollte das doch dann deine funktionalität 
ergeben oder ?

[Der D. (daimlerfahrer)]

Klar, das geht. Die Frage war jedoch, ob man nicht auf zwei 
unterschiedliche Taktflanken ein- und ausschalten kann.
Der grund hierfür ist einfach: meine Flanken sind sauber, die Signale 
schrecklich :P

[Klaus F. (kfalser)]

Abgesehen davon, dass Dein Programm nicht synthetisierbar ist, ist Dein 
Problem wahrscheinlich, dass Du das Signal gleichzeitig aus 2 Prozessen 
veränderst.
Das wirkt in VHDL wie ein Bus-Signal, das von 2 Signalen getrieben wird.
Signale sind in VHDL eben keine Variablen, die man an einer Stelle 
setzen und an der anderen Stelle löschen kann.

Schreibe alles in einen Prozess, z.B.

process (EinschaltFlanke, AusschaltTakt)
begin
   if (EinschaltTakt'event and EinschaltTakt='0') then
      Ausgang <= '1';
   end if;
   if (AusschaltTakt'event and AusschaltTakt='0') then
      Ausgang <= '0';
   end if;
end process;

dann klappt's.
Das dies auch nicht synthetisierbar ist, ist wohl klar, oder?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Habt ihr Tipps, wie ich aus zwei Takten in oben beschriebener Weise ein
> Signal generieren kann?
Wozu (um alles in der welt) brauchst du für 1 PWM gleich 2 Takte?

Also ich für meinen Teil mach PWMs immer so:

process begin
  wait until rising_edg(clk);
  pwmcnt <= pwmcnt+1;
  if(pwmcnt = zaehlergrenze) then
    pwmcnt <= 0;
    ausgang <= '0';
  end if;
  if(pwmcnt = pwmwert) then
    ausgang <= '1';
  end if;
end process;

zaehlergrenze bestimmt die PWM-Frequenz
pwmwert bestimmt den Übergang von 1 nach 0

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Oder alternativ, falls der FPGA-Takt zu hoch wäre (z.B. 50MHz)
mit Prescaler für die PWM-Frequenz:

process begin
  wait until rising_edg(clk);         -- z.B. 50MHz
  prescaler <= prescaler+1;  
  if (prescaler=vorteilerwert) then   -- vorteilerwert z.B. 499 für PWM-Zählerfrequenz von 100kHz (50MHz/500)
    prescaler <= 0;
    pwmcnt <= pwmcnt+1;
    if (pwmcnt = zaehlergrenze) then  -- zaehlergrenze z.B. 999 für PWM-Frequenz (Zyklus) vom 100Hz (100Khz/1000)
      pwmcnt <= 0;
      ausgang <= '0';
    end if;
    if (pwmcnt = pwmwert) then        -- auflösung 1000 Schritte 
      ausgang <= '1';
    end if;
    if (pwmwert = 0) then             -- Grenzfall
      ausgang <= '0';
    end if;
  end if;   
end process;

[Der D. (daimlerfahrer)]

Lothar Miller wrote:
> Wozu (um alles in der welt) brauchst du für 1 PWM gleich 2 Takte?

Ganz einfach - ich möchte den bestehenden Takt von 13,56 MHz beibehalten 
und benötige eine einstellbarkeit von 500 ps. Das lässt sich einfach 
nicht (günstig) über einen Zähler lösen. Also verschiebe ich zwei 
Signale gegeneinander und kombiniere diese wieder zu meinem 
Ausgangssignal mit geänderter Pulsbreite und einstellbarem Ein- und 
Ausschaltzeitpunkt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Ganz einfach...
> ...einstellbarkeit von 500 ps
Na gut, einfach ist anders. Da wird dir ein kombinatorisches 
Zusammenfassen nicht erspart bleiben. Was ist denn eigentlich deine 
Zielplattform? Solange braucht ja schon eine LUT im FPGA, bis das 
Ergebnis am Ausgang stabil ist.

> einstellbarkeit von 500 ps.
> Das lässt sich einfach nicht (günstig) über einen Zähler lösen.
Ja, der muss dann schon arg schnell sein. 2 GHz sind wohl nur mit einem 
ASIC drin ;-)

[Klaus F. (kfalser)]

Auf welche Art werden denn Deine Takte gegeneinander verschoben?
Mit der DCM ?

[Der D. (daimlerfahrer)]

>Auf welche Art werden denn Deine Takte gegeneinander verschoben?
über digital einstellbare Delay-Lines
DCM ist sicher auch eine Möglichkeit, jedoch ist hier kein fester Wert 
direkt schaltbar (zumindest beim variablen Phaseshift nicht), sondern 
die Phase wird Schritt für Schritt geändert, bis zum gewünschten Wert.

[Joko (Gast)]

Hilft angehängtes vhd-schnipsel als Ansatz ?

Ist die Nachbildung eines DDR-Flip-Flops in Slices...
(Wäre natürlich noch entsprechend Deines 2. Taktes umzubauen)

Hier wird die Funktion dadurch gewährleistet, daß "rising" und
"falling" edge immer "weit genug" entfernt sind - was Du bei
Deinen Takten noch sicherstellen mußt! Daher ist obige Frage
berechtigt (nur hier anders gestellt): "wird der 2. Takt
aus dem ersten erzeugt ?"

/Jochen

[Der D. (daimlerfahrer)]

Danke für den Codeschnipsel Jochen! Damit funktioniert es schonmal. 
Prima.