Forum: FPGA, VHDL & Co. FF zustand bei CPLD nach Einschalten


FF zustand bei CPLD nach Einschalten
von SiO2 (Gast)

Lesenswert?
• ▲
▼ 
Welchen Zustand hat ein D-FF nach dem Einschalten in einem CPLD (Altera 
EPM7064)? Kann ich davon ausgehen, daß der FF-Ausgang 0 ist?
Danke.

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat
Re: FF zustand bei CPLD nach Einschalten
von Christoph db1uq K. (christoph_kessler)

Lesenswert?
• ▲
▼ 
http://www.altera.com/literature/ds/m7000.pdf
Seite 11:
"Upon power-up, each register in the device will be set to a low state."

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: FF zustand bei CPLD nach Einschalten
von SiO2 (Gast)

Lesenswert?
• ▲
▼ 
Danke. Man sollte die DB nicht nur quer überfliegen. schäm

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: FF zustand bei CPLD nach Einschalten
von Christoph db1uq K. (christoph_kessler)

Lesenswert?
• ▲
▼ 
Nix überfliegen - die Suchfunktion im Adobe-Reader fand mit "power-on" 
noch nichts, "power-up" war dann der erste und einzige Treffer.

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Thread beobachten | Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.