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Forum: FPGA, VHDL & Co. Verhalten um die CLK Flanke


Autor: Martin (Gast)
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Hallo,

Ich habe hier einen FPGA und einen Ethernet Phy, die beide von einer Clk 
mit 50 MHz gespeist werden.

Verbunden sind diese über ein RMII INterface, sprich mit jeden CLK Takt 
werden 2 Bit raus bzw rein geshiftet, sofern Daten vorhanden sind. Nun 
stellt sich mir die Frage, wie ich sicherstellen kann, dass die Daten 
Rechtzeitig vor der CLK Flanke und lange genug am Ethernet Phy anliegen 
anliegen.
Aus dem Datenblatt konnte ich entnehmen, dass die Daten 2 ns vor der 
CLK-Flanke und 4 ns nach der Flanke anliegen müssen.

Die PHY-Daten liegen nach der Flanke für min. 2,8 ns, maximal 10ns an.

Mein Programm hab in in VHDL mit QUartus für einen Stratix II 
geschrieben. Ich hoff, ich habe keine relevanten Daten vergessen.
Viele Grüße
Martin


P.S.: Kann mir vielleich jemand die folgenden Begriffe aus der Quartus 
Timing analyse kurz erläutern?
tsu, tco, tpd, th

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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tsu Setup Time: wieviel vor einer Flanke muß das Signal stabil sein
tco Clock To Output: Durchlaufzeit durch ein FF
tpd Propagation Delay: Durchlaufzeit durch Logikelemente
th  Hold Time: wie lange nach einer Flanke muß das Signal stabil sein

Sonst einfach mal diese Zeile kopieren und bei Google eingeben:
tsu, tco, tpd, th

Autor: Martin (Gast)
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vielen dank, das hilft mir schon mal weiter, ich denk, ich werd mich per 
Suchmaschine noch mal genauer damit auseinander setzen.


Vielleicht kann mir ja trotzdem noch jemand weiterhelfen, wie ich meine 
Timing requirements mit Hilfe von Quartus einhalten kann.

Vielen Dank und viele Grüße,
Martin

Autor: Gast (Gast)
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Du spezifizierst sie exakt so im Quartus classical timing analyzer.

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