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Forum: FPGA, VHDL & Co. Xilinx: Fehler bei Generate Programming File


Autor: Frank (Gast)
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Hallo,
ich hae etwas in Verilog geschrieben:

CLK50MHZ ist ein Input direkt vom FPGA (Clock).

CLK50MHZ wird in zwei instanzierten Modulen benutzt.


Leider kommt folgender Error:

"Xst:2035 - Port <CLK500MHZ> has illegal connections. This port is 
connected to an input buffer and other components.
Input buffer:
Port <I> of node [.....]
Other Components:
Port <C> of node [.....]"

Was ist der Unterschied zwischen einem Input Buffer und anderen 
Komponenten?
Was kann ich machen, damit der Fehler nicht mehr auftritt?

Frank

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> "Xst:2035 - Port <CLK500MHZ> has...
Soso, 50MHz != 500MHz.

> CLK50MHZ ist ein Input direkt vom FPGA (Clock).
Welcher Pin am FPGA?
Ist es auch ein Takteingang?

> CLK50MHZ wird in zwei instanzierten Modulen benutzt.
Ist auch sinnvoll, wieso sonst überhaupt anschliessen.
Aber evtl. postest du einfach auch ein bißchen vom Quellcode.


Du weißt es sicher, wir können nur raten:
Welches FPGA, welcher Hersteller, welche Toolchain?
(Schon klar, ich könnte raten aus dem "Xst", aber die erste Frage ist 
damit nicht beantwortet ;-)

Autor: Jan M. (mueschel)
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Die Sache ist wahrscheinlich auch mit dieser recht ungenauen 
Beschreibung relativ klar:

>Input buffer:
>Port <I> of node [.....]

In dieser Component wird wohl explizit ein Input-Buffer instanziiert. 
Den kann man in den allermeisten Fällen ohne Probleme entfernen - xst 
wird ihn dann in die richtige Stelle, nämlich vor beide Komponenten, 
setzen.

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