Gast
#1033842
Hallo, ich hae etwas in Verilog geschrieben: CLK50MHZ ist ein Input direkt vom FPGA (Clock). CLK50MHZ wird in zwei instanzierten Modulen benutzt. Leider kommt folgender Error: "Xst:2035 - Port <CLK500MHZ> has illegal connections. This port is connected to an input buffer and other components. Input buffer: Port <I> of node [.....] Other Components: Port <C> of node [.....]" Was ist der Unterschied zwischen einem Input Buffer und anderen Komponenten? Was kann ich machen, damit der Fehler nicht mehr auftritt? Frank