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Forum: FPGA, VHDL & Co. VHDL für DAC


Autor: Dorra Baccar (dozodz)
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Hallo,

kann jemand eine Lösung für den Code finden.

bei der Simulation ist die dac_ckl immer gleich 1 und die dac_clock2 
immer gleich 0 weil die beide clock enable immer synchron sind.
bitte um Hilfe so schnell wie möglich.
Danke

Autor: Mister K. (Gast)
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Dein Pfad ist inkomplett. Du hast keine DEf für das ce2=0. Das soll 
sicher ganz anders funktionieren.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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ce_in_2 wird nie geändert.
Hast du vielleicht das gewollt:
CLOCK_OUT_DATA_TO_P160 : process (clk_in)
begin
   if rising_edge(clk_in) then
     ce_in_2 <= ce_in;     --<<<< synchronisieren? --> ist das überhaupt nötig?
     if ce_in_2 = '1' and ce_in = '1' then
        DATA(10 downto 0)<= data_in(10 downto 0);
        DATA(11) <= NOT(data_in(11));
        DAC_CLK <= '1';
        DAC_CLK2 <= '0';
     else
        DAC_CLK <= '0';
        DAC_CLK2 <= '1';
     end if;
  end if;
end process;

BTW:
Seit wann haben VHDL-Dateien die Endung .pdf?

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