VHDL für DAC

Dorra B. OP #1035746
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Hallo,

kann jemand eine Lösung für den Code finden.

bei der Simulation ist die dac_ckl immer gleich 1 und die dac_clock2 
immer gleich 0 weil die beide clock enable immer synchron sind.
bitte um Hilfe so schnell wie möglich.
Danke
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #1036293
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ce_in_2 wird nie geändert.
Hast du vielleicht das gewollt:
1
CLOCK_OUT_DATA_TO_P160 : process (clk_in)

2
begin

3
   if rising_edge(clk_in) then

4
     ce_in_2 <= ce_in;     --<<<< synchronisieren? --> ist das überhaupt nötig?

5
     if ce_in_2 = '1' and ce_in = '1' then

6
        DATA(10 downto 0)<= data_in(10 downto 0);

7
        DATA(11) <= NOT(data_in(11));

8
        DAC_CLK <= '1';

9
        DAC_CLK2 <= '0';

10
     else

11
        DAC_CLK <= '0';

12
        DAC_CLK2 <= '1';

13
     end if;

14
  end if;

15
end process;


BTW:
Seit wann haben VHDL-Dateien die Endung .pdf?
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