Seltsamerweise habe ich plötzlich Probleme der nachfolgenden Art. Auch ein Update von Xilinx ISE hat nichts gebracht. Xilinx verweist auf folgenden Patch. ftp://ftp.xilinx.com/pub/applications/misc/10sp3_gtx_gtp_fast_model_patc h.zip Die Dateien habe ich in das ISE Verzeichnis entpackt. Nun erhalte ich nicht mehr die unten aufgeführten Fehlermeldungen, aber die Entity kann von der Testbench immer noch nicht gefunden werden. Die uut wird in der Sources Ansicht (Tab) mit einem Fragezeichen abgebildet; ein Zugriff auf deren Signale ist in der Simulation nicht möglich. Hat jemand eine Idee ? Running Fuse ... fuse -intstyle ise -incremental -o testbench_isim_beh.exe -prj testbench_beh.prj -top testbench Running : C:\XilinxISEWebpack\ISE\bin\nt\unwrapped\fuse.exe -ise E:/Programmieren/VHDL/EDA Design/Xilinx ISE Projekte/Finished Projects/Modulo/Modulo/Modulo.ise -intstyle ise -incremental -o testbench_isim_beh.exe -prj testbench_beh.prj -top testbench Determining compilation order of HDL files Analyzing VHDL file ../testbench_modulus.vhd Restoring VHDL parse-tree ieee.std_logic_1164 from c:/xilinxisewebpack/ise/vhdl/hdp/nt/ieee/std_logic_1164.vdb Restoring VHDL parse-tree std.standard from c:/xilinxisewebpack/ise/vhdl/hdp/nt/std/standard.vdb Restoring VHDL parse-tree ieee.numeric_std from c:/xilinxisewebpack/ise/vhdl/hdp/nt/ieee/numeric_std.vdb Saving VHDL parse-tree work.testbench into e:/programmieren/vhdl/eda design/xilinx ise projekte/finished projects/modulo/modulo/isim/work/testbench.vdb Starting static elaboration WARNING:HDLCompiler:89 - "../testbench_modulus.vhd" Line 40. modulus remains a black-box since it has no binding entity Completed static elaboration Fuse Memory Usage: 58244 Kb Fuse CPU Usage: 421 ms Using precompiled package standard from library std Using precompiled package std_logic_1164 from library ieee Using precompiled package numeric_std from library ieee Compiling architecture behavior of entity testbench WARNING:Simulator:648 - "../testbench_modulus.vhd" Line 40. Instance modulus is unbound Compiled 4 VHDL Units Built simulation executable testbench_isim_beh.exe Fuse Memory Usage: 59528 Kb Fuse CPU Usage: 452 ms Running ISim simulation engine ... This is a Lite version of ISE Simulator(ISim). Simulator is doing circuit initialization process. Finished circuit initialization process. Started : "Launching ISE Text Editor to edit testbench_modulus.vhd".
Das hat nichts mit irgendwelchen Softwareupdates zu tun, sondern du hast die entsprechende Datei höchstwahrscheinlich einfach nicht in dein Projekt eingebunden.
Ach ja, und warum werden die dann unter Files und unter Libraries/work angezeigt ? Und unter Sources ? Und warum konnte ich ein bit-File erzeugen ? Die Synthese verläuft fehlerfrei; nur kann wie schon gesagt die Testbench nicht die Entity finden.
Jan M. wrote: > Das hat nichts mit irgendwelchen Softwareupdates zu tun, sondern du hast > die entsprechende Datei höchstwahrscheinlich einfach nicht in dein > Projekt eingebunden. Passt denn die Entity bzw. die Instantieerung?
Hans-Werner wrote: > Ach ja, und warum werden die dann unter Files und unter Libraries/work > angezeigt ? Und unter Sources ? Und warum konnte ich ein bit-File > erzeugen ? > Die Synthese verläuft fehlerfrei; nur kann wie schon gesagt die > Testbench nicht die Entity finden. Nun ja, zur Synthes und um ein Bitfile zu erzeugen braucht es ja keine Testbench. Du synthestisierts ja nicht die Testbench, sondern den Toplevel von Deinem System.
@ Hans-Werner (Gast) Wie sieht denn dein Source-Code aus? Test-Bench + Top-Level-Design? > Saving VHDL parse-tree work.testbench into e:/programmieren/vhdl/eda > design/xilinx ise projekte/finished Hast du wirklich Leerzeichen in deinen Pfaden?
Das klingt nach irgendwelchen Dateileichen. Hast du schon ein "cleanup project files" gemacht?
Schönen Dank an alle. Habe den Patch von Xilinx installiert. Nun funktioniert es wieder. Der Patch überschreibt bzw. ergänzt Dateien im Unterverzeichnis Verilog des Verzeichnisses ISE. Der Patch funktionoiert anscheinend sowohl für ISE 10.1 SP2 als auch ISE 10.1 SP 3. Bei alten Projekten muss ein neues Projekt angelegt werden. Die entsprechenden VHDL Files müssen in das neue Projekt kopiert werden. Betriebssystem war bzw. ist Wndows XP SP2 bzw. SP 3. Happy programming.
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