problem bei der Implementierung

[Dorra B. (dozodz)]

Hallo Zusammen, ich arbeit seit Wochen mit dem  Virtex4 xc4vfx12 und dem 
Memec P160 Analog Modul (12 bit ADC/12 bit DAC Bord), bei der 
Implementierung ich habe immer eine Auflösung von 3 bit nicht von 12 
bit.
könnt ihr vielleicht das Simulink Model (ADc) und das VHDL Code von dem 
DAC angucken und eine Lösung finden.Ich brauche so schnell wie möglich 
eure Hilfe.

Danke
library IEEE;
21 use IEEE.STD_LOGIC_1164.ALL;
22 use IEEE.STD_LOGIC_ARITH.ALL;
23 use IEEE.STD_LOGIC_UNSIGNED.ALL;
24
25 ---- Uncomment the following library declaration if instantiating
26 ---- any Xilinx primitives in this code.
27 --library UNISIM;
28 --use UNISIM.VComponents.all;
29
30 entity DAC is
31 port(
32 clk_in: in std_logic;
33 ce_in: in std_logic;
34 data_in : in std_logic_vector(11 downto 0);
35
36 clk_in_2: in std_logic;
37 ce_in_2: in std_logic;
38 data_in_2 : in std_logic_vector(11 downto 0);
39
40 PD : out std_logic;
41 REFSELECT : out std_logic;
42 DATA : out std_logic_vector(11 downto 0);
43
44 DAC_CLK : out std_logic;
45 DAC_CLK2 : out std_logic);
46 end DAC;
47
48 architecture Behavioral of DAC is
49
50 begin
51 PD <= '0';
52 REFSELECT <= '0';
53 CLOCK_OUT_DATA_TO_P160 : process (clk_in)
54 begin
55 if rising_edge(clk_in) then
56
57 if ce_in_2 = '1' then
58 if ce_in = '1' then
59 DATA(10 downto 0)<= data_in(10 downto 0);
60 DATA(11) <= NOT(data_in(11));
61 DAC_CLK <= '1';
62 DAC_CLK2 <= '0';
63 else
64 DAC_CLK <= '0';
65 DAC_CLK2 <= '1';
66 end if;
67 end if;
68
69 end if;
70 end process;
71
72 end Behavioral;

[Duke Scarring (Gast)]

Hast Du das ganze schonmal simuliert (mit Modelsim o.ä.)?
Gibt es eine Testbench?

Duke