flankengetriggerten D-flip-flop

[Dorra B. (dozodz)]

Hallo Zusammen,

hat jemand ein Ersatzschaltbild von einem flankengetriggerten 
D-Flip-Flop???(3 Eingänge: 1 für D, 1 für clk und 1 für Reset)


Danke

[Rufus Τ. F. (rufus)]

TI im Datenblatt eines passenden 74xx-Bausteines?

[Matthias L. (Gast)]

WIe soll denn das Ersatzschaltbild ausseen?

Als Schalplan mit Transistoren? Mit Gattern?
Als VHDL?

[Dorra B. (dozodz)]

Mit Gattern.

ich brauche es für ein Xilinx system generator Model.

[Matthias L. (Gast)]

So kenne ich den Aufbau:


 D                                     J    .---.     _
---------o----------------------------------|&  |     S     .---.
        \|/                                 |   |O----------|&  |
                                          .-|   |           | 
|O--o----Q
      .---.    .---.    .---.             | '---'        .--|   |   |
Clk .-|&  |  .-|&  |  .-|&  |     .---.   |              |  '---'   |
---oo |   |O-o |   |O-o |   |O----|&  |  C|              |          |
   |'-|   |  '-|   |  '-|   |     |   |---o              >====x=====<
   |  '---'    '---'    '---'   .-|   |   |              |          |
   |                            | '---'   |              |  .---.   |
   '----------------------------'         | .---.        '--|&  |   | 
_
                .---.                     '-|&  |     R     | 
|O--o----Q
        (D)   .-|&  |                  K    |   |O----------|   |
         >----o |   |O----------------------|   |           '---'
              '-|   |                       '---'
                '---'
                                                     |<------ RS-FF 
------->|
                                       |<------------- JK-FF 
-------------->|
 |<----------------------------------- D-FF 
------------------------------->|

Aber für VHDL gibt es sicherlich geeigneten QUellcode.

signal q: std_logic;
 
process(clk)
begin
  if rising_edge(clk) then
    q <= d
  end if;
end process;