PROBLEM MIT XILINX TOOL

VHDL_Bginner Gast #1074526
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Hello Alle!

ich kämpfe seit 3 Tagen um ein problem zu beheben aber es hat nicht 
geklappt(smile).Ich habe ein pin als input Für mein FPGA 
definiert(spartan 3).Dieser Input ist ADC Serielle OUTPUT.Beim Testen 
pruefe ich die kommunikation zwischen ADC und FPGA? Also es laüft in 
Ordnung aber es wird keine Daten intern gespeichert.ich hab nachgeschaut 
bei "Design Summary" und ich stelle fest, dass Mein INPUT mit (option IO 
Register )definiert.Ich denke das  Mein problem liegt darin.
Meine Frage Lautet:wie kann ich es deaktivieren also was füer ein befehl 
soll ich in meinem UCF file eingeben damit ich es net mehr bekomme??.

Als Anlage schicke ich MEin Design Summary als Word Datei.

MFG

TOOL:ISE WEBPACK 10.1
Device:SPARTAN 3
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VHDL_Bginner Gast #1074718
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Danke erstmal für deine Antwort!
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LSR:PROCESS(CLK)

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BEGIN

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 IF rising_edge(CLK) THEN 

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   IF Reg_Enable='1' THEN

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      Data<=Data(31-1 downto 0)& ADC_OUT;--ADC_out ist INPUT Fuer mein FPGA

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   END IF;

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 END IF;

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END PROCESS LSR;

:
Ich habe mit oszilloskop ADC_OUT gemessen-->ADC Schickt schon Daten
Aber ich habe Data(0) auch gemessen bekomme ich nichts.
Das heisst FPGA nimmt keine DATen aus PIN ADC_OUT.
Ich denke wenn ich Registred IO deaktiviere, koennen dann die Daten 
gespeichert werde(SPI).
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Klaus F. #1075748
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Der VHDL Code schaut richtig aus, am Registred IO liegt's sicher auch 
nicht.
In Frage kommen also Reg_Enabkle, der Clock, oder die Data.
- Wo kommen die Signale her, bzw. wo gehen sie hin ?
- Wie ist data definiert, wo wird es noch verwendet.
- Poste einmal das komplette Programm.

Schreibe einmal ein Mini-Programm das nichts anderes macht als dein 
obiges shift register, aber Achtung, du mußt die Signale irgendwie 
verwenden (an einen Ausgang führen), sonst werden sie wegoptimiert.
- Führe die relevanten Signale gleichzeitig an irgendwelche Ausgang-Pins 
und beobachte sie mit dem Oszilloskop.
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