Danke für die vielen Antworten, anscheinend habe ich das richtige Forum
gefunden!
Hab im Datenblatt von Muraer eine "typische" raise/fall-time für die UHS
Familie von <2.9ns gefunden. Das ist mir aber noch zu ungenau...
Zur Verdeutlichung habe ich im Anhang ein Teil des Schemas der Schaltung
angegeben. Das Ganze funktioniert wie folgt:
Der uC gibt alle 100ns (=10Mbps) parallel ein 6bit Steuerwort an die
PLL. Die stellt entsprechend dem Wort eine Frequenz zwischen 3-6GHz ein.
Wenn die Frequenz eingeschwungen ist (ca.50ns), sollte der 3.3-6.6ns
Puls kommen. Die Form des Pulses ist nicht wichtig, da der TX Eingang
gepuffert ist. (Im Prinzip ist es sogar besser, wenn der Puls eher einem
Gauss als einem Rechteck gleicht.)
Das Problem ist nur, dass der Puls UNBEDINGT zwischen 3.3ns und 6.6ns
lang sein muss, um die UWB Maske einzuhalten!
t_r und t_f des uC's sind nicht genau bekannt aber sehr wahrscheinlich
zwischen 10-20ns.
Mein Ansatz war nun: Der uC gibt 7bit aus, wovon 6Bit die Daten sind und
das 7te als Takt genutzt wird. Die Flanken des Taktbits müssen natürlich
kürzer als 3.3ns sein um den Puls erzeugen zu können... Also zuerst
Schmitt-Triggern dann 50ns verzögern und dann mit dem um 3.3ns
verzögerten Signal "EXOR-en".
Das eine Problem ist, dass die Gatter bei dieser Geschwindigkeit
meistens eine Toleranz von plus-minus 2ns haben.
Das andere, dass sich die output raise time einer Kette von Logikgattern
wie folgt erhöht (glaube ich mal gehört zu haben...):
t_tot = sqrt(t_r1^2 + t_r2^2 + ...) (t_r1 = raise time des ersten
gatters)
Hat jemand eine Idee wie sich das besser (=genauer) lösen lässt?
Evtl. auch Lösungen mit einem genauen 300MHz Oszillator? Der ist ohnehin
schon auf dem Board. Allerdings muss der Takt dann irgendwie mit den
Daten synchronisiert werden... Oder wie Ron meinte mit HF-Transistoren?
Hoffe Ihr habt einige Vorschläge. Bin für alles offen...
Gruss aus der Schweiz
Philipp
PS: Ihr werdet dann auch in den Danksagungen meiner Semesterarbeit
erwähnt;)
