Gast
#1081954
Guten Morgen. Ich hoffe die Überschrift ist so korrekt ..(bis auf Rechtschreib fehler...) In meinem System habe ich 2 Clock, einmal 100Mhz und einmal 27 Mhz. Die Daten die ich erzeuge werden vom 100Mhz Takt gesteuert, und in ein FiFo gelegt. Der 27er holt sich die Daten dann, wenn er so weit ist, aus dem FiFO raus. Nun habe ich aber ein Problem wenn Daten rausgeholt werden und das FiFO sagt ich bin nicht mehr ganz voll. Da sich die Flanken ja "langsam" annähern, werden die Setup and Hold Zeiten nicht mehr eingehalten. Meine Frage nun, kann ich iwie verhindern das die FlipFlop in undef. zustände gehen. Hoffe das war verständlich ... Danke im vorraus für die Hilfen