mikrocontroller.net

Forum: FPGA, VHDL & Co. Unterschiedliche Clocks und die Hold Zeiten


Autor: Gast (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Guten Morgen.
Ich hoffe die Überschrift ist so korrekt ..(bis auf Rechtschreib 
fehler...)

In meinem System habe ich 2 Clock, einmal 100Mhz und einmal 27 Mhz. Die 
Daten die ich erzeuge werden vom 100Mhz Takt gesteuert, und in ein FiFo 
gelegt. Der 27er holt sich die Daten dann, wenn er so weit ist, aus dem 
FiFO raus. Nun habe ich aber ein Problem wenn Daten rausgeholt werden 
und das FiFO sagt ich bin nicht mehr ganz voll. Da sich die Flanken ja 
"langsam" annähern, werden die Setup and Hold Zeiten nicht mehr 
eingehalten. Meine Frage nun, kann ich iwie verhindern das die FlipFlop 
in undef. zustände gehen.

Hoffe das war verständlich ...

Danke im vorraus für die Hilfen

Autor: Falk Brunner (falk)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
@Gast (Gast)

>Ich hoffe die Überschrift ist so korrekt ..(bis auf Rechtschreib
>fehler...)

Die Hoffnung wird wohl leider enttäuscht werden. Es ist grausames 
Denglisch . . .

>In meinem System habe ich 2 Clock, einmal 100Mhz und einmal 27 Mhz. Die

Früher (tm) waren das Takte.

>eingehalten. Meine Frage nun, kann ich iwie verhindern das die FlipFlop
>in undef. zustände gehen.

Durch Nutzung eines asycnhronen FIFOs. Das kümmert sich um das Problem.
Kann und sollte man direkt mit dem Core Generator (Xilinx) Megawizard 
(Altera) oder welchem anderen Fertigmodul machen. Selber bauen ist 
aufwändig und kniffelig.

MFG
Falk

Autor: Gast (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
>>Ich hoffe die Überschrift ist so korrekt ..(bis auf Rechtschreib
>>fehler...)

>Die Hoffnung wird wohl leider enttäuscht werden. Es ist grausames
>Denglisch . . .

Naja das wir in diesem Bereich auch meistens nicht anders gehen 
...jedenfalls ohne das es sich ganz sch. anhört ...

>>In meinem System habe ich 2 Clock, einmal 100Mhz und einmal 27 Mhz. Die

>Früher (tm) waren das Takte.

2 Takte?? Frequenz würd ich dir recht geben ...

>Durch Nutzung eines asycnhronen FIFOs. Das kümmert sich um das Problem.
>Kann und sollte man direkt mit dem Core Generator (Xilinx) Megawizard
>(Altera) oder welchem anderen Fertigmodul machen. Selber bauen ist
>aufwändig und kniffelig.

Danke ich werd das mal testen ....

Autor: Falk Brunner (falk)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
@Gast (Gast)

>Naja das wir in diesem Bereich auch meistens nicht anders gehen
>...jedenfalls ohne das es sich ganz sch. anhört ...

Irrtum. Die meisten Leute sind schlicht an diesen armseligen Unsinn 
gewöhnt und sehen das auch noch als hipp an.

"Unterschiedliche Takte und Haltezeiten" klingt wirklich Sch**** und 
unverständlich als Headline, ähh Überschrift . . .

>2 Takte?? Frequenz würd ich dir recht geben ...

Nöö, es sind zwei Takte mit unterschiedlichen Frequenzen. Eine Frequenz 
hat man nicht, auch nicht in einem FPGA. Takte schon.

MFG
Fa - rettet dem Dativ - lk

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.