FSM verliert aktiven zustand

> Habt ihr eine Idee woran es liegen kann?
Das ist eine Timing-Verletzung, partieller Reset...

Auf welche Zielplattform wurde das Design "gefittet" (FPGA, CPLD, 
welches)?
Gehst du mit deinem Reset-Pin direkt aufs Reset-Netzwerk?
Hast du Kombinatorik im Reset?
Lass doch mal deinen Code sehen.

> Das ganze soll auf einen FPGA.
Nur auf CPLDs wird gefittet, nicht auf FPGAs ;-)

> Mir ist grad eingefallen das ich rxd nicht synchronisiert hab, kann das
> einfluss haben?
Ja, was denn sonst?
Jedes Signal, das für das Weiterschalten einer SM zuständig ist, kann 
sie auch durcheinander bringen. Und dein RXD ist extensiv dafür 
verwendet:

1

    when Z8 => if rxd = '1' then -- warten bis Treiber freigeschaltet hat!

2

                  zustand <= Z1; -- senden fertig

3

               else

4

                  zustand <= Z8;

5

               end if;

Also: zwischen Eingangspin und SM mindestens 2 FFs.

BTW:
Woher kommt der clrn ?
Ist das der einsynchronisierte Reset?

EDIT:
Bei Xilinx enden VHDL-Files mit .vhd
Nimm für den Dateianhang auch diese Endung, dann kann der 
Dateibetrachter hier im Forum den Code schön formatieren.

> Im Quartus gibt es doch den Compilepunkt Fitter(Place & Route).
Man lernt nie aus   ;-)
Also ok, beim Quartus werden FPGAs gefittet (aber trotzdem ohne r)

Dann schau dir gleich noch die anderen Signale an (start, rd_wr...),
falls die von aussen kommen. Jedes davon kann dir solche Effekte
machen. Besonders, wenn es zum Umschalten einer SM verwendet wird.