Gast
#1111719
Dieser Thread hier bringt mich zu einer Frage, die ich mir schon immer mal gestellt habe: Beitrag "Anfänger in Elektronik: Abblockondensatoren von 100nF nahe am ICs!" Bei Schaltvorgängen in Digital-ICs z.B. in CMOS-Technik treten Stromspitzen auf gegen deren Auswirkungen man allerhand Aufwand treibt wie Blockkondis, geeignete Leitungsführung (Vcc und Masse dicht beieinander um Schleifen zu minimieren, am besten Powerplanes). Meine Frage: wie kommen diese Stromspitzen wirklich zustande? Im jedem Falle müssen beim Umschalten parasitäre Kapazitäten umgeladen werden, das verursacht Stromspitzen. Man liest jedoch auch oft die Begründung 'beide Tranistoren im CMOS-Zweig sind kurz gleichzeitig offen'. Ist das wirklich so? Kann man CMOS-Schaltungen nicht auch so designen, dass der eine Transistor sperrt, bevor der zweite aufmacht? Und wenn ja, warum macht man es nicht so? Hinreichend steile Ansteuerflanken vorausgesetzt würde dabei kein floatender Knoten entstehen, da während der sehr kurzen Zeit, in der kein Transistor leitet, die parasitäre Kapazität das Potenzial hält. Diese Frage ist für mich von rein akademischem Interesse. Ich brauche die Antwort nicht für irgendwas, ich find's nur interessant.