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Forum: FPGA, VHDL & Co. vhdl ISE10.1 simulation klappt nicht


Autor: ajax (Gast)
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Hallo,

folgenden kleinen Taktteiler habe ich mit VHDL realisiert. Zuerst die 
Frage: passt das so? Ich habe versucht, das ganze mit dem 
Waveform-Simulator zu testen, der Ausgang clk_out bleibt aber immer auf 
Null. Woran könnte das liegen? Wenn ich den Code auf mein Coolrunner 
CPLD Board flashe, blinkt die
LED wie erhofft, nur in der Simulation geht es nicht.

entity ch_clk_divider is

    Port ( clk_in : in  STD_LOGIC;

           clk_out : out  STD_LOGIC);

end ch_clk_divider;



architecture Behavioral of ch_clk_divider is

signal count: STD_LOGIC_VECTOR(9 downto 0 ):="0000000000";

begin

process (clk_in)

begin

   if clk_in='1' and clk_in'event then

      count <= count + 1;

   end if;

end process;

clk_out<=count(9);

end Behavioral;

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> count(9)
Hast du 1024 Taktzyklen abgewartet?
Sieh dir doch einfach mal den count an.

Autor: ajax (Gast)
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>count(9)

jaja, habe ich schon gemacht. Ich habe auch mal count(2) verwendet, aber 
dort blieb der Ausgang auch auf 0. Ich vermute, dass man beim Simulator 
was falsch einstellen kann, oder ISE einen eventuell manchmal nicht 
richtig funktioniert.

Autor: Jan M. (mueschel)
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Wie produzierst du denn clk_in?

Autor: Nephilim (Gast)
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benutzt du auch die richtige library für die addition ?

count <= count + 1;

vielleicht mal

count <= count + '1';

oder

count <= count + "0000000001";

versuchen.

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