Signale durchschleifen

[Andi (Gast)]

Hi,

vielleicht kann jemand von Euch mir bei folgender Problemstellung
behilflich sein:

Folgende FPGA-Eingänge:

Clk    : in std_logic;
Data   : in std_logic_vector(7 downto 0);
DataEn : in std_logic;

Data und DataEn kommen von einem anderen FPGA und haben
definierte tCO. Der Takt hat eine feste Phase zu diesen Daten.

Nun möchte ich (zunächst einmal) meine FPGA-Eingänge an FPGA-Ausgänge
durchreichen:

ClkOut <= Clk;
DataOut <= Data;
DataEnOut <= DataEn;

Was für Möglichkeiten gibt es, der Synthese beizubiegen, dass
alle Routing-Pfade (bei zuvor festgelegtem Pinning) gleich lang sein 
sollen, um die ursprünglichen Phasen-Relationen der Signale nicht (oder 
nur minimal) zu verändern (Hinweis: Clk=125MHz)?

Ich habe nur ein MAXDELAY-Constraint gefunden, definiert aber nur
eine Obergrenze.
Habt Ihr alternative gute Ideen ?

Wie sieht es mit dem injizierten Jitter des Taktsignales aus, wenn man
das Signal durchschleift ? Da man in der HDL-Beschreibung keinen
getakteten Prozess verwendet, werden wohl kaum Clock-Routing-Kanäle 
verwendet.

Oder muss ich tatsächlich Pipeline-Stufen unter Berücksichtigung
von tSU und angepasstem tCO verwenden ?

Gruß,
Andi

[A. F. (artur-f)]

Schaue mal hier nach, gibt so einiges:
http://www.xilinx.com/itp/xilinx4/data/docs/cgd/t5.html

TIMESPECs can be set in various ways depending on the constraint.
See the "FROM-THRU-TO" section of the "Xilinx Constraints F" chapter.
See the "FROM-TO" section of the "Xilinx Constraints F" chapter.
See the "INPAD_TO_OUTPAD" section of the "Xilinx Constraints I" chapter.
See the "OFFSET_IN_BEFORE" section of the "Xilinx Constraints O" chapter.
See the "OFFSET_OUT_AFTER" section of the "Xilinx Constraints O" chapter.
See the "PERIOD" section of the "Xilinx Constraints P" chapter.
See the "PRIORITY" section of the "Xilinx Constraints P" chapter.
See the "TSidentifier" section.

[Andi (Gast)]

... arbeite mit Lattice-Bausteinen. Kann mit deinen Constraints
also nicht viel anfagen.

"INPAD_TO_OUTPAD" könnte interessant sein, scheint es aber in der Form
bei Lattice nicht zu geben.

Gruß,
Andi