Versuche mich gerade in VHDL einzuarbeiten.
Habe dafür zunächst einmal das Tutorial von ISE 10.1 durch gearbeitet
und Versuche nun mich mit ISE und ein Paar Simulationen erst mal so mit
den Grundprinzipien vertraut zu machen.
Aktuelles Problem liegt darin, das mir der Compiler die Syntax im
folgenden Code mit einem "parse error, unexpected IF" als Falsch
ankreidet.
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.STD_LOGIC_ARITH.ALL;
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4 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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5 |
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6 | ---- Uncomment the following library declaration if instantiating
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7 | ---- any Xilinx primitives in this code.
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8 | --library UNISIM;
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9 | --use UNISIM.VComponents.all;
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10 |
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11 | entity DFF is
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12 |
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13 | port (
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14 | CLK : in STD_LOGIC;
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15 | D : in STD_LOGIC;
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16 | RST : in STD_LOGIC;
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17 | Q : out STD_LOGIC
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18 | );
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19 |
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20 | end DFF;
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21 |
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22 | architecture Behavioral of dff is
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23 |
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24 | begin
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25 | process (CLK)
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26 | if RST='1'then -- !!Hier wird der Fehler gemeldet
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27 | Q <='0';
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28 | else if RISING_EDGE(CLK) THEN
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29 | Q <= D;
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30 | end if;
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31 | end if;
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32 | end process;
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33 |
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34 | end Behavioral;
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Leider finde ich keine Begrüdung warum die if-Abfrage so nicht möglich
sein soll. Wäre nett mir da jemand einen Hinweis geben könnte.
Gruß,
Stefan
P.S.: Hoffe mal ich hab bei meiner Suche im Forum nichts übersehen.
