Gast
#1147572
Guten Abend, ich hab folgendes Problem in meinem VHDL-code: Hab mir einen Generator gebaut, welcher eine Sequenz von Bits aussendet. Die Bitsequenz hat folgende Form: 1Startbit Wartezeit(1 Takt) 24Datenbits Wartezeit(1 Takt) 1Stopbit Das Problem sind die beiden Wartetakte. In denen soll nämlich weder 0 noch 1 anliegen. Zumindest nichts, was den Empfänger beeinflusst. Wie kann man das realisieren? Vielen Dank schonmal.... Grüße, Tim