Signal soll weder 0 noch 1 sein (VHDL)

Gast #1147572
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Guten Abend,

ich hab folgendes Problem in meinem VHDL-code:

Hab mir einen Generator gebaut, welcher eine Sequenz von Bits aussendet.

Die Bitsequenz hat folgende Form:

1Startbit  Wartezeit(1 Takt)  24Datenbits  Wartezeit(1 Takt)  1Stopbit


Das Problem sind die beiden Wartetakte. In denen soll nämlich weder 0 
noch 1 anliegen. Zumindest nichts, was den Empfänger beeinflusst.

Wie kann man das realisieren?

Vielen Dank schonmal....
Grüße, Tim
#1147600
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Hallo Tim,

an deiner Stelle würde ich eine Startsequenz mit der halben Bitbreite 
erstellen.

z.B.  "101" und Danach das Datenwort.

Für den Empfang baust du dir eine State-Machine zum Erkennen der 
Startsequenz (101 Übergang) und Eintakten der Daten.


Gruss
Stanko
Gast #1147613
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Hi Stanko,

schwierig, da der Empfänger eine I2C Chipkarte ist und diese genormt 
ist, wie die Daten ankommen sollen.

Diese verlangt (laut Datenblatt) Wartetakte zwischen Start- Daten- und 
Stopbit.

Jedoch steht da nichts konkretes über das Signal, wie dies aussehen 
soll, wenn gewartet wird.

Da nehme ich an, dass es nicht definiert sein sollte ... also X, - oder 
U

Aber was macht diese Signalzusweisung genau bei der Karte?

Grüße,Tim
Gast #1147833
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>schwierig, da der Empfänger eine I2C Chipkarte ist und diese genormt
>ist, wie die Daten ankommen sollen.

Die Norm. Genau, deshalb gibt es auch i2c-start und i2c-stop. Die 
Ruhezustände sind, die Zustände, bei denen nach einem i2c-stop beide 
Leitungen (SDA und SCL) auf high bleiben. Das kannst du wie der 
Vorredner schon sagte, mit einem hochohmigen Eingang realisieren.

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