Posedge in Aktivierungsliste wird ignoriert

[Timo (Gast)]

Hi,
ich habe folgenden Verilog-Code in Quartus II geschrieben:

module Verilog1(in1, in2, out);

input in1, in2;
output out;

wire in1,in2;
reg out;

 always @(posedge in1,posedge in2) begin
   out <= in1 & in2;
 end
 
endmodule

'Out' soll also nur bei einer positiven Flanke von in1 oder in2 
beschrieben werden. Die Synthese erzeugt aber die kombinatorische 
Schaltung aus dem Anhang.

Nun meine Frage: Wieso? Das entspricht doch eigentlich nicht dem 
Verhalten, dass ich vorgegeben habe.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> 'Out' soll also nur bei einer positiven Flanke von in1 oder in2
> beschrieben werden. Die Synthese erzeugt aber die kombinatorische
> Schaltung aus dem Anhang.
Welches Bauteil sollte deiner Meinug nach herauskommen?
Ein Flipflop mit 2 Takteingängen(steigende Flanke)?
Die Synthese kann nur solche Elemente in einem FPGA/CPLD verwenden, die 
dort schon in Silizium gegossen sind. FFs mit 2 Takteingängen sind da 
nicht dabei.

[Timo (Gast)]

Müsste es dann nicht zumindest eine Warnung von Quartus geben, dass das 
so nicht synthetisieren kann?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ich kenne mich mit Verilog jetzt nicht so sehr gut aus, aber was 
passiert, wenn du statt:
> always @(posedge in1, posedge in2) begin
sowas schreibst:
> always @(posedge in1 or posedge in2) begin

[Timo (Gast)]

Das ändert nichts. Aber Quartus gibt doch eine Fehlermeldung ab, die 
hatte ich übersehen:

"Critical Warning (10237): Verilog HDL warning at Verilog1.v(10): can't 
infer register for assignment in edge-triggered always construct because 
the clock isn't obvious. Generated combinational logic instead"

Gibt es sonst noch eine Möglichkeit, die Und-Verknüpfung nur bei 
steigenden Flanken eines der Signale durchzuführen? Ein Takt steht 
leider nicht zur Verfügung.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> die Und-Verknüpfung nur bei
> steigenden Flanken eines der Signale durchzuführen?
Das reicht Nachdenken aus:
Wenn die Und-Verknüpfung bei einer steigenden Flanke eines der Signale 
berechnet werden soll, kommt immer '0' heraus. Denn per Definition 
werden bei einem Takt die Signale, die unmittelbar vor der Taktflanke 
aktiv waren, miteinander verknüpft. Und weil immer mindestens eines der 
Signale vor der Flanke '0' war (woher sollte sonst eine steigende Flanke 
kommen) wird auch das Ergebnis immer '0' sein müssen.

Fazit:
Es ist eigentlich nicht möglich, eine Und-Verknüpfung bei einer 
steigenden Flanke zu machen.

Stellt sich also die Frage: was willst du eigentlich machen?
Welche Funktion willst du realisieren?

[Christoph db1uq K. (christoph_kessler)]

Das wird sich eher selbst halten, sobald das erste Mal beide Eingänge 
high sind. Es gibt ja keinen Term, der den Ausgang wieder auf Null 
zurücksetzt.