Hallo Leute, eine Letzte Frage für den heutigen Tag... Ich hoffe jemand kann mir weiterhelfen. Ich habe hier eine Platine die ich nun ätzen lassen möchte, allerdings in der Draft Version (sozusagen Beta) günstig. Dafür bieten sich diverse Anbieter an, nur keiner der "günstigen" macht DuKos. Heisst für mich, Via's müssen weg unter IC's und anderen SMD Bausteinen. Ich benutzte allerdings Teil Teils Hand, und Autorouter. Signalstrecken, Alles was viel Strom führt mache ich immer per Hand, "unwichtige" Bahnen überlasse ich dem Autorouter. Wie also sage ich diesem das er die Flächen unter IC's nicht für Vias, wohl aber für Leiterbahnen nutzen darf? Generell sperren mit Place - Keepout, ist klar... aber kann man da auch differenzieren? Bitte gebt mir einen Tipp. Gruß Sebastian
Hi, mit einer Design-Regel dürftest du das hinbekommen. Leider find ich grad die Design-Prüfung eines Komponentenraumes nicht, also quasi die Abfrage ob etwas im Bereich eines Bauteils liegt. Auf die Schnelle fällt mir daher nur folgendes ein: Alle Vias als TOP-Testpunkt deklarieren. Im DRC einstellen, dass Testpunkte unter Komponenten nicht erlaubt sind. Mehrere TPs pro Signal erlauben. DRC durchführen. Das könnte klappen, probiers mal an einer Kopie des BRDs. Ralf
Nachtrag: mit einer Clearance-Regel könnte es klappen. Queries wären dann IsVia und IsComponent. Ob IsComponentBody auch klappen könnte, weiss ich nicht. Ralf
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