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Forum: FPGA, VHDL & Co. Sinplify Pro Problem


Autor: Julien (Gast)
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Hallo

In meiner Aufgabe, sollte ich verilog und vhdl Module in einem Project 
kombinieren (Actel libero).
Mein Top level Modul ist in Verilog geschrieben.
Wenn ich das ganze synthtisiere, erkennt sinplify pro nur die Instancen, 
die in verilog geschrieben sind, die anderen sind ignoriert (Pruning 
instance mod4_i - not in use ...).
Hier ist ein Beispiel wie meine Module angeordnet sind.
Was mache ich falsch?
Die user manuals habe mir nicht weiter geholfen.
Vielen Dank im Voraus
*******************************************
//top_level.v
module top_level (.........);
.
.
mod1 mod1_i(.in1(), .in2(),.out1()); //verilog
mod2 mod2_i(.in3(), .in4(),.out2()); //verilog
mod3 mod3_i(.in5(), .in6(),.out3()); //verilog
mod4 mod4_i(.in7(), .in8(),.out4());//vhdl 0error,0warning not in use
                                      beim synthetisieren.
end module;
******************************************
//mod1.v
module mod1(.......);
.
.
.
end module;
******************************************
//mod2.v
module mod1(.......);
.
.
.
end module;
******************************************
//mod3.v
module mod1(....);
.
.
.
end module;
******************************************
--mod4.vhd
entity mod4 is(......);
end entity mod4;

architecture VERHALTEN of mod4 is
begin
.
.
.
end architecture VERHALTEN;

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