VHDL-Frage: this signal is connected to multiple drivers?

entity count is

    Port ( CLK : in  STD_LOGIC;

           MES : in  STD_LOGIC;

           CS : in  STD_LOGIC;

           CNT : in  STD_LOGIC;

           SCK : in  STD_LOGIC;

           DO : out  STD_LOGIC;

           D : out  STD_LOGIC_VECTOR (7 downto 0));

end count;

architecture Behavioral of count is

signal COUNTER: std_logic_vector (23 downto 0) := "000000000000000000000000";

--signal TOPBIT: std_logic;

begin

--Rücksetzen des internen Zählers erfolgt mit der steigenden Flanke von MES

process (MES)

begin

  if (rising_edge(MES) and CS='1')

  then

    COUNTER <= "000000000000000000000000";

  end if;

end process;

--der Zähler wird mit der steigenden Flanke von CNT inkrementiert

process (CNT)

begin

  if (MES='1' and rising_edge(CNT) and CS='1')

  then

    COUNTER <= COUNTER + 1;

  end if;

end process;

--Wenn CS low ist, wird bei jeder fallenden Flanke von SCK ein bit in DO rausgetaktet.

process (SCK)

begin

  if (rising_edge(SCK) and CS='0' and MES='0')

  then    

    --!!!!!!!!!!!!!!!!!!!!!!!!!

    --DO <= COUNTER(23); 

    -- wenn ich diese Zeile aktiviere gibt es eine Fehlermeldung

    --Ich sehe aber eigentlich keine multiple Drivers

    COUNTER(23 downto 0) <= COUNTER(22 downto 0)&'0';

  end if;

end process;

end Behavioral;