Gast
#1193948
Hallo, ich bin grad dabei mich mit dds zu beschäftigen und würde mich über Hilfe von euch freuen. Ich will auf einem FPGA Entwicklungsboard (Spartan 3e) aus dem Systemtakt 50MHz via dds 40kHz Sinus erzeugen. Ich will nur die eine Frequenz haben und es soll dds sein. Irgendwie habe ich jetzt aber so viele Parameter zu optimieren, dass ich nicht weiß wo ich am Besten ansetzen soll. Als erstes steht die Entscheidung über die Phasenregisterbreite an. Die minimale Frequenzänderung, die ich über die Erhöhung des Tuningwords erzielen kann ist mir durch die feste Ausgangsfrequenz egal. Bei z.B. 32 Bit Registerbreite bin ich mit entsprechend errechnetem und gerundetem Tuningword ziemlich dicht an den 40kHz dran. Andererseits könnte ich aber die 50Mhz auch ordentlich runterteilen. Dann könnte ich bei gleicher Frequenzauflösung bei der kleinen Ausgangsfrequenz in der Registerbreite runter gehen. Aber: Bei einer runtergeteilten Taktfrequenz und größerem Phasenregister muss das Tunigword ja entsprechend größer sein. Mein Gedanke dabei ist, dass ich, um zu errechnen wie viele Samples aus meinem Look Up Table bei der Ausgangsfrequenz tatsächlich genutzt werden, die Größe des Phasenregisters durch das Tuningword teile. Optimal wäre ja z.B. bei Nutzung der oberen 10 MSB des Phasenakkus zum ansteuern des Look Up Tables, dass ich auf 1024 komme. Beim runtergeteilten Takt wäre das ja entsprechend weniger und ich würde Auflösung verschenken. (Oder?) In dem Zusammenhang finde ich keine richtigen Entscheidungskriterien darüber, wie viele der oberen Bits des Phasenakkus ich zum Ansteuern des Look Up Tables benutze. Je mehr desto besser, aber - ich komme nicht drauf wie ich, wenn ich nur die eine Ausgangsfrequenz haben will, die optimale Anzahl bestimme. Ich würde mich über jeden Tipp von euch freuen, wenn irgendwas oben unverständlich ist kann ich auch mehr erklären was ich meinte. Viele Grüße und einen schönen Sonntag, Marcus