Konstanten in VHDL

befro Gast #1195133
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Hallo

wie kann ich den Vorteilerwert (1667) in folgendem VHDL Code als 
Konstante Dezimalzahl definieren, damit man nicht jedesmal den Wert in 
das Binärsystem umrechnen muss?

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  serialClkDivider: process (clkIn)

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  begin

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      if RISING_EDGE(clkIn) then

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        if(clkDivider =  "11010000011") then -- divider = 1667 == 9600Baud@16MHz

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          clkDivider <= "00000000000";

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          shiftClk <= '1';

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        else

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          clkDivider <= clkDivider + 1;

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          shiftClk <= '0';

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        end if;

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      end if;

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  end process serialClkDivider;
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Klaus F. #1195156
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Indem Du die Typen "signed" oder "unsigned" aus dem numeric_std package 
verwendest.
Der Compiler kann nämlich nicht schmecken, welche Bedeutung die Bits in 
clkDivider haben.
Dann kannst Du schreiben :

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 if (clkDivider =  1667) then  

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     clkDivider <= to_unsigned(0, clkDivider'length);

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  ....
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Chef Gast #1195188
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Nur scheinbar nicht! Die Typconversion laeuft implizit ueber 
Deklararion, sonst musst Du eben zu Fuss:

clkDivider <= conv_std_logic_vector(unsigned(clkDivider) + 1,16);

Das ist aber dumm, wenn man spaeter mal die Aufloesung der Bits aendern 
will.
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befro Gast #1195314
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 if (clkDivider =  1667) then


Bei der Methode scheint es mir allerdings etwas als Nachteil, dass der 
Wert im Queltext steht, Da wäre so was ähnliches wie ein #define in C 
besser, bei dem man am Anfang vom Quelltext den Wert definieren kann.
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