Konstanten in VHDL

[befro (Gast)]

Hallo

wie kann ich den Vorteilerwert (1667) in folgendem VHDL Code als 
Konstante Dezimalzahl definieren, damit man nicht jedesmal den Wert in 
das Binärsystem umrechnen muss?

  serialClkDivider: process (clkIn)

  begin

      if RISING_EDGE(clkIn) then

        if(clkDivider =  "11010000011") then -- divider = 1667 == 9600Baud@16MHz
          clkDivider <= "00000000000";

          shiftClk <= '1';
        else
          clkDivider <= clkDivider + 1;

          shiftClk <= '0';
        end if;

      end if;

  end process serialClkDivider;

[Klaus F. (kfalser)]

Indem Du die Typen "signed" oder "unsigned" aus dem numeric_std package 
verwendest.
Der Compiler kann nämlich nicht schmecken, welche Bedeutung die Bits in 
clkDivider haben.
Dann kannst Du schreiben :

 if (clkDivider =  1667) then  
     clkDivider <= to_unsigned(0, clkDivider'length);
  ....

[befro (Gast)]

Ah, vielen Dank, ich werde das einbauen.

Gruß,
befro

[befro (Gast)]

Interessant finde ich, dass man beim Vergleich scheinbar keine 
Typconversion braucht.

[Chef (Gast)]

Nur scheinbar nicht! Die Typconversion laeuft implizit ueber 
Deklararion, sonst musst Du eben zu Fuss:

clkDivider <= conv_std_logic_vector(unsigned(clkDivider) + 1,16);

Das ist aber dumm, wenn man spaeter mal die Aufloesung der Bits aendern 
will.

[befro (Gast)]

 if (clkDivider =  1667) then

Bei der Methode scheint es mir allerdings etwas als Nachteil, dass der 
Wert im Queltext steht, Da wäre so was ähnliches wie ein #define in C 
besser, bei dem man am Anfang vom Quelltext den Wert definieren kann.

[Chef (Gast)]

dan halt ein Zwischensignal, das ganz oben im Code steht oder gleich ein 
generic