Hallo zusammen,
ich habe dieses Problem leider nirgendwo gefunden, daher frag ich jetzt
mal.
Ich möchte einen bit_vector inkrementieren, damit ich eine ansteigende,
14-bit breite Ausgabe (data) habe. Habe schon einiges probiert, aber
irgendwie klappt es nicht.
1 | architecture Aufbau of counter_v4 is
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3 | signal lf: bit_vector(13 downto 0);
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5 | begin
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6 | process(CLK) begin
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8 | if rising_edge(clk) then
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9 | lf <= lf+1;
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11 | end if;
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12 | end process;
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13 |
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14 | data <= lf(13 downto 0);
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16 | end architecture;
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Bei diesem Beispiel sagt er mir, dass das "+" nicht definiert sei. Muss
ich noch eine andere Bibliothek einbinden außer
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
diese?
Vielen dank schonmal :)
derLars