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Forum: FPGA, VHDL & Co. bit_vector counter


Autor: Der Lars (vhdl-neuling)
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Hallo zusammen,

ich habe dieses Problem leider nirgendwo gefunden, daher frag ich jetzt 
mal.

Ich möchte einen bit_vector inkrementieren, damit ich eine ansteigende, 
14-bit breite Ausgabe (data) habe. Habe schon einiges probiert, aber 
irgendwie klappt es nicht.
architecture Aufbau of counter_v4 is

signal lf:  bit_vector(13 downto 0);

begin
  process(CLK) begin
  
      if rising_edge(clk) then
      lf <= lf+1; 
     
      end if;
  end process;
      
 data <= lf(13 downto 0);

end architecture;

Bei diesem Beispiel sagt er mir, dass das "+" nicht definiert sei. Muss 
ich noch eine andere Bibliothek einbinden außer

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

diese?

Vielen dank schonmal :)
derLars

Autor: Nephilim (Gast)
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nimm am besten die bibliothek

use IEEE.numeric_std.all;

anstatt der

use ieee.std_logic_arith.all;

und verwende am besten noch "std_logic_vector" und nich "bit_vector".

naja, ich finds zumindest angenehmer.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> und verwende am besten noch "std_logic_vector"
für arithmetische Operationen (+-*/) gibts im numeric_std-Package die 
unsigned und signed Typen.
:
use ieee.numeric_std.all;
:
entity...
  port(
    CLK  : in std_logic;
    data : out std_logic_vector(13 downto 0); -- Ports: std_logic_vector
    :
:
architecture Aufbau of counter_v4 is
signal lf:  unsigned(13 downto 0);
begin
  process(CLK) begin
      if rising_edge(clk) then
         lf <= lf+1; 
      end if;
  end process;
     
  data <= std_logic_vector(lf); -- zur Ausgabe casten
end architecture;

Autor: Der Lars (vhdl-neuling)
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Man lernt nie aus :)

Danke ihr beiden.

Gruß,
derLars

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