Moin!
Ich bin letztens auf folgendes Dokument über Type Generics in VHDL
gestoßen:
www.accellera.org/apps/group_public/download.php/116/type-generics.ppt
Ich habe mir auf dieser Basis versucht eine Eingabesynchronisation mit
folgendem Package zu schreiben:
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 |
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4 | package Input_Sync_Comp is
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5 | generic (type Sync_Type);
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6 | component Input_Sync is
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7 | port(RST : in Std_Logic;
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8 | CLK : in Std_Logic;
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9 | Input : in Sync_Type;
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10 | Output : out Sync_Type);
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11 | end component Input_Sync;
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12 | end Input_Sync_Comp;
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Nachdem mein Compiler gemeckert hat, habe ich in verscheidenen Tutorials
und Referenzen nach Type Generics gesucht und nichts weiter gefunden.
Ada bietet dieses Feature ja an und VHDL basiert auf Ada. Ist dieses
Feature nur in meinem Compiler (ghdl) nicht verfügbar, oder ist das
Dokument nur ein Vorschlag für eine Erweiterung von VHDL?
Fehlermeldung ist diese hier:
input_sync_comp.vhdl:13:1: 'end' is expected instead of 'generic'
/usr/lib/ghdl/bin/ghdl: importation has failed due to compilation error
Da ich vermute, dass das bisher kein offizielles VHDL-Feature ist,
bleibt auch noch die Frage, wie man mit anderen Methoden eine
wiederverwendbare Synchonisation schreiben kann.