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Forum: FPGA, VHDL & Co. signale via package bekanntmachen


Autor: anfänger (Gast)
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Bin nochmals in folgende Situation geraten.
Habe in einem Package mehrere Signale definiert und
via use work.mypackage.all; hab ich Zugriff auf alle Signale.
In derselben Architektur habe ich eine Instanziirung, die
auch lesenden Zugriff auf diese Signale braucht. Was auf jeden
Fall geht ist, port um diese fraglichen Signale aufzublähen.
Das gefällt mir nicht so sehr.
Auf der anderen Seite, wenn ich in der instanziirten Entity/Architectur
auch use work.mypackage.all; eintrage um auch dort Zugriff auf
diese Signale zu bekommen, dann gibt mir ISE Fehlermeldung ...

Signal 'Xreg' defined in a package is already used in entity <main>.

Kann es sein, dass das was ich vorhabe gar nicht geht?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Kann es sein, dass das was ich vorhabe gar nicht geht?
Je weiter du dich von der üblichen Beschreibung entfernst, umso 
wahrscheinlicher ist es, dass irgendwas nicht geht.

In VHDL gibt es keine globalen Variablen wie bei anderen 
Programmiersprachen. Der einzig vernünftige Weg in ein Package geht über 
den Port. Du kannst allerdings deinen eigenen Typ definieren, und den 
über den Port schleusen.

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