Verilog versus VHDL ;-)

Meine Erfahrung ist dass ich mit Verilog deutlich schneller zum Ziel 
komme, ist schlichtweg für die gleichen Aufgaben deutlich weniger 
Schreibarbeit.

Das mit dem uneindeutigen Code ist wohl richtig - wenn man sich da 
allerdings an die eigene Nase packt, kann man durchaus auch gut 
erkennbaren Code schreiben.

Man sollte halt Zeugs wie

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assign x = a ? 1'b1 : b ? 1'b1 : 1'b0;

vermeiden, weil da selbst der Programmierer ne Stunde später nicht mehr 
auf Anhieb erkennt was er da macht.

Um die Meinungen zusammenzufassen: Ist eigentlich reine Geschmackssache 
:-)

Beide Sprachen taugen als Beschreibungssprachen.

Die Europäer mögen VHDL lieber, die Amis Verilog.

Bei FPGA Beschreibungen ist VHDL weiter verbreitet.

Ja,

wahrscheinlich entscheidet letztendlich der eigene Geschmack.
Mir schmeckt VHDL besser, was aber vielleicht auch daran liegt das ich 
VHDL besser kenne.

Kann es sein, dass durch die Geschwätzigkeit und die Einschränkungen in 
VHDL das Synthese-Ergebnis eindeutiger ist?

Beispielsweise gibt es in VHDL die Mehrprozess-Darstellung von FSM, die 
klar zwischen Neben läufigen- und getakteten Schaltungen unterscheidet.

Bei Verilog habe ich bisher immer nur einen @-Block gesehen, bei dem ich 
nicht nachvollziehen konnte, was davon als Flip-Flop und was als 
Nebenläufige Anweisung synthetisiert wird.

Was nützt mir die Zeitersparnis, beim Verilog-coden, wenn der Code nach 
dem Programmieren unverständlich und damit wertlos wird?

Gruß von Nase

> Bei Verilog habe ich bisher immer nur einen @-Block gesehen, bei dem ich
> nicht nachvollziehen konnte, was davon als Flip-Flop und was als
> Nebenläufige Anweisung synthetisiert wird.

Wie ich oben schon geschrieben habe, keiner hält einen davon ab das 
nicht so zu machen. Wenn sich jemand entscheidet, das alles in einen 
always-Block zu wursten, dann isses halt unübersichtlich. Wenn man es 
beschreibt wie man es gelernt hat (State register, Next State Logic, 
Output Logic) und das getrennt anlegt, isses meines erachtens nach sogar 
übersichtlicher als in VHDL weil weniger Sprach-Blahblah dazu notwendig 
ist.

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Verilog : VHDL = C : Pascal

oder (etwas lästerischer ;-))

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Verilog : VHDL = C : COBOL

Mir gefällt Verilog etwas besser, weil mir auch C besser gefällt.
Ich habe mich aber hauptsächlich deswegen für Verilog entschieden, weil
in meinem Bekanntenkreis alle Verilog machen. Und das, obwohl sie bei
europäischen Firmen arbeiten. An deutschen Unis und FHs wird aber wohl
hauptsächlich VHDL gelehrt.

Ich denke aber, dass die Entscheidung für eine der beiden Sprache nur
von geringer Bedeutung ist: FPGA-Design als Ganzes ist schwer und
erfordert viel Einarbeitungszzeit und Erfahrung. Das Lernen einer der
beiden Hardwarebeschreibungssprachen hingegen ist leicht, da der
Sprachumfang bei beiden sehr klein ist, zumindest, wenn man sie mit
Computer-Programmiersprachen wie C++ oder C# vergleicht. Wenn man also
zufälligerweise mit der "falschen" Sprache begonnen hat, ist es später
eine Sache von 3 Tagen, sich die andere auch noch anzueignen. Das
restliche Wissen über FPGA-Design, in das man Jahre investiert hat, ist
unabhängig von der verwendeten Sprache weiter nutzbar.

Hallo Arndt und Yalu,

um bei den Vergleichen zu bleiben:

C : VHDL = Verilig : ADA

Der Ansatz von ADA war absolut der selbe, wie der von VHDL.
Auch die Quelle rund um das amerik. Verteidigungsministerium ist der 
selbe. Eine wichtige Eigenschaft beider Sprachen ist die klare und 
unmisverständliche Typprüfung und die Eindeutigkeit und Lesbarkeit des 
geschriebenen Codes.
Gut von ADA redet kein Mensch mehr. VHDL klebt uns allerdings am Schuh 
wie Teer.

VHDL und Verilog wurden im Übrigen nie für die Synthese von digitalen 
Schaltungen erfunden, sondern für deren Verifikation( für die Definition 
von Schaltwerken waren damals ABEL und andere herstellerspezifische 
Sprachen zuständig und die Definition erschöpfte sich in recht 
hardwarenahen Elementen).
Dass es Synthesewerkzeuge gibt welche aus relativ abstrakter 
VHDL-Beschreibung für FPGAs einigermassen passende Netz- und Logiklisten 
synthetisieren werden,ist das Ergebnis langjähriger Optimierungen.


Gruß

Andreas

Hallo Lothar,

meine Anmerkung bezüglich der Fähigkeiten der VHDL-Synthesewerkzeuge ( 
und auch der Verilog) bezieht sich z.B. auf die beschriebene Schaltung 
auf die FPGA Hardware abzubilden.

So war es in den Neunzigern keineswegs selbstverständlich, daß die 
Synthesewerkzeuge die in den FPGAs befindliche Carrylogik für einen 
Counter(!) nutzten. Von anderen Spielereien mal ganz abgesehen.

Nicht umsonst pflegten die FPGA-Hersteller Ihre eigenen 
Makrobibliotheken in denen "optimierte" Primitive wie Adder und Counter 
zu finden waren. Das galt nicht nur den Malern am Bildschirm sondern war 
teils schon nötig wenn lange Zählerstrecken mit mehr als 5MHz rennen 
sollten...

Gruss

Andreas