The clock CLK_50M associated with does not clock any registered input components

Implementiere gerade eine ALU, also intern mit RAM/ROM und etwas logik 
drumherum, kommunizieren kann das alles indem es an den PC per serieller 
Schnittstelle Bytes sendet, mehr gibt es noch nicht. D.h. mein Top 
Entety hat einmal eine Clock Eingag (CLK_50M) und eine Ausgang 
RS232_TX...
Nun erhalte ich folgende Warnung:

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Timing:3224 - The clock CLK_50M associated with OFFSET = IN 10 ns VALID 20 ns BEFORE COMP "CLK_50M";

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 does not clock any registered input components.

3

Timing:3225 - Timing constraint OFFSET = IN 10 ns VALID 20 ns BEFORE COMP "CLK_50M";

4

 ignored during timing analysis

5

Timing:2761 - N/A entries in the Constraints list may indicate that the constraint

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 does not cover any paths or that it has no requested value.

Kommt das daher das ich auserhalb des FPGAs keine Eingang definiert habe 
(neben CLK) oder deutet das auf ein Problem hin? Weil Intern gibt es 
natürlich schon getaktete Ein/Ausgaben...