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Forum: FPGA, VHDL & Co. Datentyp time


Autor: X. O. (overflow)
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Hallo,
ich bin noch blutiger Anfänger was das Thema VHDL betrifft und möchte 
als Übung eine Einschaltverzögerung realisieren. Nun frage ich mich wie 
ich dabei den Datentyp time verwenden kann.

Muss man Verzögerungen immer mit loops, mittels Systemtakt und 
Zählerüberlauf realisieren oder kann ich die Verzögerung auch nach 
dieser Art ausführen?

neuerwert <= alterwert after 1 sec;

Falls nur die Variante mit dem Zähler möglich ist, welchen Sinn macht 
dann der Typ time außer für Simulation. Oder wie kann ich ihn im realen 
Entwurf verwenden der mit dem Systemtakt läuft?

Grüße und schönes Wochendende

Autor: Sven P. (haku) Benutzerseite
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VHDL ist an sich nicht dazu gedacht, um Hardware zu synthetisieren. 
Eigentlich wollte man mit VDHL Hardware und deren Verhalten BESCHREIBEN.

Diese ganze Palette an 'after x sec' usw. ist nicht synthetisierbar, 
sondern dient eben der Beschreibung von Hardware.

Deine 'Simulation' ist die eigentliche Verwendung von VHDL; dass man 
damit FPGAs synthetisieren kann, ist nur ein Missbrauch :-)

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Muss man Verzögerungen immer mit loops, mittels Systemtakt und
> Zählerüberlauf realisieren
Es muß kein Überlauf sein, aber einen Zähler und einen Takt wirst du 
brauchen.

> welchen Sinn macht dann der Typ time außer für Simulation.
wie Sven schon geschrieben hat: für die Synthese macht dieser Datentyp 
keinen Sinn.

Die Synthese kann nur einen winzigen Bruchteil der VHDL-Syntaxelemente 
und -Beschreibungen in Hardware abbilden.

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