Xilinx-Warnung unklar

Ist das "blankes" Verilog, oder hast Du den Code so geschrieben, das 
genau Elemente der CLB angesprochen werden. Die Meldung sieht mir nach 
letzteren aus.

Entschuldigung, dass ich ein wenig arg ungenau war. Das Ganze ist in 
VHDL geschrieben, ohne irgendwelche Constraints (außer Timing und 
Pinassignments). Also keinerlei manuelle Zuweisungen von CLBs, Slices, 
MUXs,.... Zieplattform ist ein Spartan3-400 bzw -1500.
Das Modul besteht im Wesentlichen aus einer mittelgroßen Statemachine, 
in die ich nachträglich noch zwei States eingefügt habe.
Evt. muss ich wirklich mal mit dem FPGA Editor rangehen und das ganze 
rausfummeln. Ich habe gehofft, dass evt hier jemand schon etwas 
ähnliches hatte und einen Tipp parat hat in welche Richtung ich schauen 
muss.

@Gast111:

Wenn Deine Timing-Constraints erfüllt werden, dann ignoriere die 
Warnung. Vielleicht fügst Du irgendwann noch ein/zwei States zu 
"touchctrl/tp_dout" hinzu und dann passt es wieder.

Es lohnt nur wenigen Fällen, das Design auf die Ressourcen zu 
optimieren. Z.B. dann, wenn die Ressourcen knapp werden und man nicht 
mal schnell einen größeren FPGA einsetzen kann.

Duke

P.S.: Das soll kein Aufruf sein um suboptimalen Code zu schreiben.