Getakteter CMOS Inverter

[Matze (Gast)]

Ich hätte eine Frage zum Schaltverhalten eines getakteten CMOS 
Inverters. Was passiert wenn ein undefinierter Spannungspegel am Eingang 
getriggert wird ?

Ist dieses Fall ähnlich der eines metastablien Ausgangs aufgrund nicht 
eingehaltener set-up und hold Zeiten ?
Bitte klärt mich auf. Frohe Ostern,
Matthias

[spess53 (Gast)]

Hi

Und was ist bei dir ein getakteter CMOS-Inverter?

MfG Spess

[Matze (Gast)]

Arbeite mich gerade in Grundlagen der Mikroelektronik ein. Dabei bin ich 
auf das Layout eines einfachen CMOS Inverters gestossen. In dem Text den 
ich hier vor mir liegen habe heisst es, dass durch die Kombination eines 
Inverters und eines Transmission Gates ein getakteter inverter aufgebaut 
werden kann, den man zur Realisierung von Latches oder Flip-Flops 
benutzt.
Gruss, Matze

[Matze (Gast)]

Push

[(prx) A. K. (prx)]

Hast du davon eine konkrete Vorstellung, ein Link oder so?

Wenn aus einem Inverter und einem Transmission Gate ein Flipflop oder 
ein Latch rauskommen sollte, dann müsste das Transmission Gate den 
Ausgang des Inverters zum Eingang zurückkoppeln. Was dabei rauskommt ist 
irgendwas zwischen undefiniertem Oszillator und permanent undefiniertem 
Pegel.

Wenn der Inverter nicht invertiert, dann allerdings kommt dabei ein 
Latch raus.

Somit ist immer noch unklar, was ein getakteter Inverter ist. Und die 
ursprüngliche Frage nicht beantwortbar. Es sei denn der getaktete 
Inverter ist ein Spannungswandler - die heissen nämlich gelegentlich 
auch so und sind tatsächlich getaktet.

[Matze (Gast)]

Hallo A.K.

hier mal ein Link den ich zum diesem Thema gefunden habe

http://wwwold.ecs.tuwien.ac.at/lehre/digitaldesign/dide_vo_skript_mono_pdf/didevo_print_3.pdf

S.45 Ist ein getakteter Inverter dargestellt.

Ich beziehe mal meine Frage auf das D-Flip-Flop, dass auf Seite 56 mit 
Hilfe von Invertern und Transmission Gates aufgebaut wurde. Wenn das 
Flip Flop einen undefinierten Spannungspegel triggert, kommt es dann zu 
ähnlichen Erscheinungen wie im Falle der Metastabilität, die durch eine 
Set-up/Hold-Zeiten Verletzung am Eingang hervorgerufen werden kann. 
Sprich ein völlig unvorhersehbarer Ausgangspegel sowie eine 
Vergrösserung des Clock-To-Output Delays. Mache gerade meine ersten 
Schritte auf diesem Gebiet und bin über Aufklärung sehr dankbar.
Gruss, Matthias

[(prx) A. K. (prx)]

Saudumme Bezeichnung. Getaktet ist an dem Inverter allein ja rein 
garnichts, denn das ist doch ist nichts anderes als eine effiziente 
Implementierung eines Inverters mit TriState Ausgang.

Man kann mit sowas durchaus Flipflops oder Latches bauen. Aber bischen 
mehr braucht man dazu schon noch, ein solches Gate alleine reicht nicht. 
Eben wie auf Seite 55.

Und was deine ursprüngliche Frage angeht: Was ist denn deiner Ansicht 
nach diesbezüglich der grosse Unterschied zwischen einer nicht 
eingehaltenen Setup- oder Hold-Zeit und einem in dieser Zeit 
auftretenden undefinierten Spannungspegel? Ich würde mal auf das 
allgemeine Prinzip "Schrott rein Schrott raus" peilen, bin aber kein 
E-Techniker.