Hallo,
ich habe, als Ersatz für meine Steppertreiber auf L297/L298 Basis, mal
ein Layout mit dem Allegro A3982 geroutet. Der Schaltplan ist vom
Reprap-Projekt "geliehen". Da das mein Erstlingswerk ist, wär es ganz
schön, wenn sich das mal jemand anschauen könnte.
http://img294.imageshack.us/img294/820/pcb.pnghttp://img151.imageshack.us/img151/8284/schem.pnghttp://www.filefactory.com/file/agcd01b/n/stepperdriver_rar (Schaltplan
und Board im Eagle-Format)
Der DRC (DRU-File von haka-lp eingespielt, da solls auch später
gefertigt werden) wirft noch einen Haufen Fehler - allerdings nur
"Width" (die definitiv über der minimalen Leiterbahnbreite liegt) und
"Overlap". Darf ich die ignorieren?
Danke & Schönes Restwochende noch!
Freundliche Grüße,
Matthias
Wäre toll, wenn ihr mal dieses blödsinnige imageshack in die Tonne
kloppen könntet. Die Seite ist einfach nur langsam und schlecht. Es gibt
hier die Möglichkeit, Bilder hochzuladen. Der dahinterstehende Server
hat mehr als genug Reserven...
Du hast einige male Winkel kleiner 90 Grad im Kupfer. Das läst sich
schlecht Fertigen. Ich würde auch versuchen die Bottom Seite möglichst
leer zu bekommen um dort eine Masselage zu machen.
Mfg Michael
Wenn das Board bei nem LP-Hersteller gefertigt werden soll ist es
gut. Zum Selbstätzen wäre das nichts.
Bischen sinnvollen Text auf Top- und Bottomlayer für das sichere
Handling erspart Nachfragen.
Gefallen tut mir nicht das die Pads vom Chip die gleiche Breite
haben wie die Leiterbahnen aber durch den Lötstopplack dürfte
es da keine Probleme geben.
Die beiden Vias nahe der R6-Beschriftung sind ein Signal und können
zusammengefaßt werden.
Eine Via von C4 nach C5 kannste auch noch einsparen wenn du einen
Layerwechsel ausläßt. Den Chip kannste trotzdem problemlos anschließen.
(Einfach auf dem Bottomlayer bleiben).
Die Via unter SV1 ist überflüssig bei industrieller Fertigung.
> Wenn das Board bei nem LP-Hersteller gefertigt werden soll ist es> gut. Zum Selbstätzen wäre das nichts.
Mache ich definitiv nicht selber. Schon allein des ganzen Abfalls wegen.
> Bischen sinnvollen Text auf Top- und Bottomlayer für das sichere> Handling erspart Nachfragen.
Mach ich.
> Gefallen tut mir nicht das die Pads vom Chip die gleiche Breite> haben wie die Leiterbahnen aber durch den Lötstopplack dürfte> es da keine Probleme geben.
Zumindest bei den Leiterzügen die zu X1 führen gehts leider nicht
anders. Sogar die 24mil reichen eigentlich nicht aus, um den Treiber
auszureizen. Der schafft pro Phase 2A, aber da müssten die Leiterbahnen
ja mehr als doppelt so breit werden. Nunja, egal. Für meine Stepper
reichts.
Bei den anderen werd ichs nochmal überdenken, aber da lässt sich wohl
noch was machen. Gibts da eine Faustregel, wie breit die Leiterbahnen im
Verhältnis zu den Padbreiten sein sollten?
> Die beiden Vias nahe der R6-Beschriftung sind ein Signal und können> zusammengefaßt werden.
Stimmt, wird erledigt.
> Die Via unter SV1 ist überflüssig bei industrieller Fertigung.
Verhält sich mit dem Via beim Power-Connector vermutlich ähnlich?
> Eine Via von C4 nach C5
Kannst du das nochmal genauer spezifizieren?
C4 und C5 liegen ja eigentlich recht weit auseinander, meinst du evtl.
ein anderes Bauteil?
Nochmal zu den DRC-Fehlern:
Kann ich die Width- und Overlap-Fehler ignorieren? Im Film im
Herstellungsprozess sind doch letztere sowieso unsichtbar? Und was width
meint, kann ich leider auch noch nicht ganz nachvollziehen. Die
minimalen Leiterbahnbreiten sind definitiv berücksichtigt.
Die ovalen Pads sind bei durchkontaktierten Pads auch überflüssig. Da
reichen runde Pads mit 0,3er Restring. Dadurch bekommst du Platz und
kannst unten rum noch Leiterbahnen legen.
C8 und C6 würde ich 2,2µF Kerkos nehmen.
Markiert er die Fehler die er anmeckert nicht? Eagle...(Kopfschüttel)
Mit Width meint er vielleicht die Abstände Leiterbahn zu Leiterbahn? Die
Leiterbahn oben rechts, vom vorletzten Pin des Treibers sitzt sehr nah
an der anderen Leiterbahn.
> Die ovalen Pads sind bei durchkontaktierten Pads auch überflüssig. Da> reichen runde Pads mit 0,3er Restring. Dadurch bekommst du Platz und> kannst unten rum noch Leiterbahnen legen.
Die bringt das Bauteil halt so mit. Da ich den Platz da unten nicht
brauche darfs ausnahmsweise so bleiben.
> C8 und C6 würde ich 2,2µF Kerkos nehmen.
Hab die Beschaltung aus dem Datenblatt übernommen, die Kondensatoren da
sind alle keramisch. Wo bekommt man denn Kerkos mit 2,2µF?
> Ich sehe auf Anhieb, das du die Leiterbahnabstände nicht eingehalten> hast. 0,2mm sollten es schon sein!
Hm, ist das nicht eigentlich "clearance"?
Die Overlaps treten ausnahmslos dort auf, wo sich Leiterbahnzüge in Pads
oder Vias überschneiden.
> Markiert er die Fehler die er anmeckert nicht? Eagle...(Kopfschüttel)
Doch, tut er. Er schraffiert die Leiterbahnen ein Wenig.
Was er mir damit sagen möchte weiß ich aber nicht so recht.
Hi
Bist du sicher, das du mit dem Layout auch die Verlustleistung abführen
kannst? Ohne Kühlflächen ist der Wärmewiderstand recht hoch.
Normalerweise werden die GND-Anschlüsse mit grösseren Kupferflächen
verbunden.
MfG Spess
> Bist du sicher, das du mit dem Layout auch die Verlustleistung abführen> kannst?
Der Spannungsregler sowie der Treiber bekommen einen seperaten
Kühlkörper. Muss ich sonst noch etwas beachten?
was Spess schrieb, solltest du schon beachten.
lt. Datenblatt:
"The A3982 is supplied in a 24-pin wide-body SOIC (package LB) with
internally-fused power ground leads for enhanced thermal dissipation."
und
"One-layer PCB, two-sided with copper limited to solder pads and 3.57²
in.
of copper area on each side, connected to PGND pins"
D.h. deine PGND-Pins sollten möglichst fett an eine größere Kupferfläche
angeschlossen sein.
Hi
@Gast (Gast): Genau das meinte ich.
@Matthias (Gast) : Mit dem Design kannst du nur einen Bruchteil der im
Datenblatt angegebenen Leistung abfordern. Ich wurde mich mal bei
Allegro nach Application Notes oder Designrichtlinien umsehen. Eine
Alternative wäre ein aufgeklebter Kühlkörper (gibt es für eine ganze
Reihe von SO- und Dil-Gehäusen).
MfG Spess
> and 3.57² in. of copper area on each side, connected to PGND pins
Das ist mehr als problematisch. Mein Layout hat ja nichtmal 2²"
Gesamtfläche.
Lässt sich das wirklich nicht mit einem Kühlkörper auf dem IC lösen?
Im aktuellen Layout bekomme ich bestenfalls 2 GND-Pins über Vias an eine
Kupferfläche auf der Unterseite. Massefläche auf der Oberseite wird wohl
gar nichts.
Ich habe übrigens nochmal einen Screenshot der DRC-Fehler gemacht (im
png-Export sind die leider nicht sichtbar).
http://img396.imageshack.us/img396/3250/pcb4.png
Die schraffierten Leiderbahnen werden alle mit "width" angemeckert. Da
seh ich aber so einiges, was garantiert mehr als 0,2mm voneinander
entfernt ist.
Hi
>Die schraffierten Leiderbahnen werden alle mit "width" angemeckert.
Ich kenne Eagle zwar nicht, würde aber eher darauf tippen, das sich das
'width' auf die Leiterbahnbreite bezieht.
>Lässt sich das wirklich nicht mit einem Kühlkörper auf dem IC lösen?
Das hatte ich dir doch als mögliche Alternative vorgeschlagen. Evtl.
solltest du darauf achten, das um den A3982 möglichst nur niedrige
Bauteile befinden. Dann kann de Kühlkörper auch etwas grösser ausfallen.
Suche mal bei Reichelt unter V5619A/B/C/E.
MfG Spess
> Ich kenne Eagle zwar nicht, würde aber eher darauf tippen, das sich das> 'width' auf die Leiterbahnbreite bezieht.
War auch meine erste Vermutung.
Im DRC steht aber "minimum width" auf 0,2mm.
Die geringste Breite die ich nutze ist 16mil, also 0,4mm.
> Das hatte ich dir doch als mögliche Alternative vorgeschlagen.
Entschuldigung.
Als du deinen zweiten Beitrag gepostet hast, hab ich gerade meinen
geschrieben.
> Evtl. solltest du darauf achten, das um den A3982 möglichst nur niedrige> Bauteile befinden.
Um das IC ist sowieso nur Hühnerfutter in 0805 + die beiden
HL-Widerstände in 2512 drumrum, sollte also kein Problem sein.
Vielen Dank für die ganzen Tipps bis jetzt!
