Ich möchte mit meinem FPGA-Board ein System aufbauen, welches nach dem Anlegen eines periodischen Triggersignals eine Signalsequenz von einer Speicherkarte liest und diese über den DA-Wandler ausgibt. Das Auslesen der Speicherkarte soll mit Hilfe des Softcore NIOS gemacht werden. Außerdem soll vor dem Eingang des DA-Wandlers ein FIFO eingebaut werden, damit nach dem Anlegen des Triggersignals die Speichersequenz ohne Unterbrechung ausgegeben wird. Wie kann ich sicherstellen, dass die Ausgabe der Speichersequenz kontinuierlich erfolgt? Wie könnte ich die maximal mögliche Abtastrate herausfinden, mit welcher der DA-Wandler betrieben werden kann? Hat schon mal jemand so was aufgebaut?
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