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Forum: FPGA, VHDL & Co. Xlinix ISE: Teilbereich aus std_logic_vector verwenden


Autor: P.Kindt (Gast)
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Hallo Zusammen,

ich habe ein Problem, mit dem ich im Moment nicht weiter komme.
Codeschnipsel:
------------------------------------------------------------------------ 
--
entity irgendwas is
Port(O: out std_logic_vector(15 downto 0));
end irgendwas;

architecture seq of irgendwas is
 begin
  process
  variable tmp : std_logic_vector(16 downto 0) := "10101010101010101";
  begin
   O <= tmp(15 downto 0);
  end process;
end seq;
------------------------------------------------------------------------ 
--

Mit
   O <= tmp(15 downto 0);
möchte ich die niederwertigen 16 bit von tmp haben. Das führt aber nicht 
zum gewünschten Ergbniss - jedoch führt
   O <= tmp(16 downto 1);
zu den niederwertigen 16 Bit.
Ich kann mir dieses Verhalten nicht erklären. Kann mir jemand 
weiterhelfen?

Vielen Dank im Vorraus

Philipp

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> jedoch führt
>   O <= tmp(16 downto 1);
> zu den niederwertigen 16 Bit.
Wie kommst du darauf?
Hast du das simuliert?
Oder machst du das in Hardware?

Autor: Martin R. (herki)
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Hi

Also wenn ich Deinen Code lese würde ich schon sagen, dass da schon die 
16 niederwertigsten Bits herauskommen.
Wenn ich vermuten darf hast du was in Deiner Pinzuordnung - 
vorausgesetzt Du hast es implementiert.

Ändere doch testweise die Variable tmp auf "10101010101011111".
Dann siehst Du genau was für Bits er nimmt.

VG

Martin

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