Gast
#1278479
Hallo zusammen, Ich habe folgendes Problem und weiß selbst leider keine Lösung dafür :-( Ich wollte in VHDL einen std_logig_vector (98 downto 0) alle 20ms in einer Geschwindigkeit von 500kBit/sec Bit für Bit auf einen Port ausgeben. Wie könnte man sowas realiesieren? Die Takte zu erzeugen war kein Problem das funktioniert - das nur mal vorweg :-) Ich sag schonmal vielen Dank im Voraus für eure Bemühungen. MfG cr