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Forum: FPGA, VHDL & Co. Worst Case Slack


Autor: Daniel (Gast)
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Kann jemand erklären was das bedeutet?

Ich finde unter Slack Time zwar Artikel, aber verstehe nicht die 
Erklärung.
Es hat etwas mit Latches zu tun und Clocksignal.

Diese Angabe findet man im *.par Place&Route Report.

Grüsse

Autor: Matthias (Gast)
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Worst Case Slack: Wieviel "Luft" du im Timing noch hast unter Annahme 
der schlechtesten Bedingungen (hohe Chiptemperatur, niedriger Spannung, 
schlechtes Modell im Rahmen der Schwankungen im Produktionsvorgang 
erwischt).

Sollte positiv sein, falls nicht kriegst du das typischerweise aber eh 
noch mal gesondert gesagt: "Your design did not meet timing".

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