RAM intern ansteuern

[Simon (Gast)]

Hallo -

möchte ein internes RAM intern ansteuern - sprich, alle benötigten 
Signale wie output enable, write enable etc. intern setzen. Da manche 
Signale  bereits gesetzt sein sollten bevor ich z.B. lese bzw schreibe 
meine Frage - sind wait Anweisungen synthetisierbar ? Ich nehme an nur 
die wait until ist auf einem FPGA zu implementieren.. Wie handhabt ihr 
sowas??
Wie kann ich somit innerhalb eines Prozesses manche Signale vor anderen 
setzen ? Kann ja keine Inverterkette einbauen..!!

Grüße,
Simon

[Läubi .. (laeubi)]

wait ist nicht synthetisierbar, "nacheinander" geht aber mit ner 
Statemachine und ggf Zähler.

[Jan M. (mueschel)]

Welche Signale meinst du genau? Meinst du, dass Adresse und Daten 
anliegen müssen bevor du das read oder write-Signal setzt?
Das ist bei RAM in FPGAs nicht notwendig, sie arbeiten vollständig 
synchron, d.h. du kannst alle Signale gleichzeitig anlegen, solange sie 
rund um eine Taktflanke stabil anliegen, was bei vernünftigen synchronen 
Designs aber automatisch gegeben ist.

[Simon (Gast)]

Hallo -

Danke für die Antwort!
Ja, genau die meine ich.. das Design soll auf einem FPGA sowie in einer 
anderen Technologie synthetisiert werden.
Wie siehts denn da aus?

[Christian R. (supachris)]

Was für eine andere Technologie? ASIC? Oder was meinst du? Auch dort 
wird ein Wait nicht synthetisierbar sein.

[Simon (Gast)]

soll auf einen virtex 4 und auf tsmc018 passen - klar muss das RAM dann 
ausgetauscht werden.. auf dem virtex soll es als bram von den 
schnittstellen her gleich aufgebaut werden.