Ich möchte eine MAtrix aus einem verschachtelten Generate erzeugen und
die zugehörigen Portsignale erzeugen und verknüpfen. Ausgehend von
diesem Beispiel:
1 | architecture GEN of REG_BANK is
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2 | component REG
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3 | port(D,CLK,RESET : in std_ulogic;
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4 | Q : out std_ulogic);
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5 | end component;
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6 | begin
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7 | GEN_REG:
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8 | for I in 0 to 3 generate
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9 | REGX : REG port map
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10 | (DIN(I), CLK, RESET, DOUT(I));
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11 | end generate GEN_REG;
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12 | end GEN;
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habe ich mir eine zweidimensionale Struktur geschrieben, welche in etwa
so aussieht:
1 | architecture GEN of REG_MATRIX is
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2 | component REG
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3 | port(D,CLK,RESET : in std_ulogic;
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4 | Q : out std_ulogic);
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5 | end component;
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6 | begin
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7 | GEN_ROW:
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8 | for Y in 0 to 3 generate
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9 | GEN_REG
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10 | for X in 0 to 3 generate
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11 | REGX : REG port map
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12 | --(DIN(X), CLK, RESET, DOUT(X));
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13 | --(DIN(X,Y), CLK, RESET, DOUT(X,Y));
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14 | (DIN(X)(Y), CLK, RESET, DOUT(X)(Y));
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15 | end generate GEN_REG;
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16 | end generate GEN_ROW;
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17 | end GEN;
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was aber den Fehler "X is not a static expression" hervorruft.
Wie muss ich die Signale zwsichen den Registern erzeugen lassen?
Ich bekomme ja eine Matrix aus Registern und Ports. Ich möchte / muss
später eine spezielle Verknüpfung der In und Out Ports der Register
vornehmen, die so regelmaessig ist, dass ich sie auch gerne mit einem
GENERATE verdrahten möchte.
So muss z.B. der Eingang aus einer ADdition mit dem jeweils linken
NAchbar gespeist werden. Ebenso zieht sich das von oben nach unten
durch. Per HAnd will ich es nicht machen, da es sich um 32 x 64
handelt!!!!!
