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Forum: FPGA, VHDL & Co. Verknüpfungssignale bei verschachteltem GENERATE


Autor: Gregor (Gast)
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Ich möchte eine MAtrix aus einem verschachtelten Generate erzeugen und 
die zugehörigen Portsignale erzeugen und verknüpfen. Ausgehend von 
diesem Beispiel:
architecture GEN of REG_BANK is
  component REG
    port(D,CLK,RESET : in  std_ulogic;
         Q           : out std_ulogic);
  end component;
begin
   GEN_REG: 
   for I in 0 to 3 generate
      REGX : REG port map
        (DIN(I), CLK, RESET, DOUT(I));
   end generate GEN_REG;
end GEN;

habe ich mir eine zweidimensionale Struktur geschrieben, welche in etwa 
so aussieht:
architecture GEN of REG_MATRIX is
  component REG
    port(D,CLK,RESET : in  std_ulogic;
         Q           : out std_ulogic);
  end component;
begin
   GEN_ROW: 
   for Y in 0 to 3 generate
     GEN_REG
     for X in 0 to 3 generate
          REGX : REG port map
            --(DIN(X), CLK, RESET, DOUT(X));
            --(DIN(X,Y), CLK, RESET, DOUT(X,Y));
            (DIN(X)(Y), CLK, RESET, DOUT(X)(Y));
      end generate GEN_REG;
   end generate GEN_ROW;
end GEN;

was aber den Fehler "X is not a static expression" hervorruft.

Wie muss ich die Signale zwsichen den Registern erzeugen lassen?

Ich bekomme ja eine Matrix aus Registern und Ports. Ich möchte / muss 
später eine spezielle Verknüpfung der In und Out Ports der Register 
vornehmen, die so regelmaessig ist, dass ich sie auch gerne mit einem 
GENERATE verdrahten möchte.

So muss z.B. der Eingang aus einer ADdition mit dem jeweils linken 
NAchbar gespeist werden. Ebenso zieht sich das von oben nach unten 
durch. Per HAnd will ich es nicht machen, da es sich um 32 x 64 
handelt!!!!!

Autor: Gregor (Gast)
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Nachtrag: Wenn ich die Inputs ohne Index formulieren, dann wird die 
Matrix erzeugt! Auch im eindimensionalen Fall compilert das und ich sehe 
im Modelsim die generierten Signale D(0), D(1) ... D(3).

Wer hat eine Idee?

Autor: Ottmar (Gast)
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Vielleicht ruft ja der fehlende Doppelpunkt hinter GEN_REG den Fehler 
hervor?

Autor: Duke Scarring (Gast)
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@Gregor:

Im Zweifelsfall schreibst Du Dir in der Skript-/Programmiersprache 
Deiner Wahl einen eigenen IP-Core-Generator. Sonst kann es Dir 
passieren, dass Dein verschachteltes generate im Modelsim geht und im 
Synthesizer nicht mehr.

Duke

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