Altera Quartus(Design aufteilen, IP erstellen)

[Hi (Gast)]

Hallo,

ich möchte mit Hilfe von Altera Quartus ein kleines Projekt erstellen. 
Damit ich mir bei der Synthese etwas Zeit spare, möchte ich das Design 
in mehrere Stücke aufteilen und dabei nur den geänderten Code neu 
synthetisieren. Wie kann ich so was in der IDE machen?
Außerdem möchte ich ein IP erstellen. Kann mir jemand eine Hilfestellung 
geben, wie man ein IP in Quartus erstellt?

Danke für die Hilfe.

[Roger S. (edge)]

Nennt sich incremental compilation. In der Dokumentation zu Quartus ist 
das feature beschrieben, gibt auch ein online Kurs dazu (ODSW1136).
Allerdings gibts das nur in der subscription edition.

Am meisten Zeit sparst du indem du dein design vorher mit ModelSim 
simulierst.

Cheers, Roger

[FPGA-Vollprofi (Gast)]

... oder parallel pipelined arbeitst ...

[Hi (Gast)]

Wie kann man aus VHDL-Code sowas wie ein Altera Megacore erstellen? Ist 
das überhaupt möglich?

Danke

[Roger S. (edge)]

Ob du eigene Komponenten in den MegaWizard einbinden kannst, keine 
Ahnung. Aber du kannst relativ einfach eigene cores in den SOPC Builder 
integrieren.
Dazu braucht es jedoch TCL und kein VHDL.

Wenns mehr um reusability als clicki bunti geht, fuer das gibts den 
generic block einer VHDL Komponente. Die Wrapper des Altera MegaWizard 
funktionieren z.B. auch so.

Cheers, Roger