ich habe einbisschen ahnung über VHDL ich habe schon damit ein Projekt
gemacht an der uni und zwar wie ich die wartezeit für daten die aus dem
ADU über ein SRAM kommen auf dem LCD anzeigen.
und jetzt das problem ich habe das FPGA schon Programmiert, aber wenn
ich die code oder inhalt lesen will ,ich weisse ich nicht unter welche
adresse kann ich die finden,und meine daten auslesen.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--Uncomment the following library declaration if instantiating
--any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
-------------------------Implementierung eines Block-RAm
Moduls----------
entity block_ram is
port( CLK : in bit;
RESET: in bit;
EN : in bit;
WE : in bit;
ADDR : in std_logic_vector(7 downto 0);
DIN : in std_logic_vector(15 downto 0);
DOUT : out std_logic_vector(15 downto 0)
);
end block_ram;
architecture Behavioral of block_ram is
type RAM_TYPE is array (0 to 255) of std_logic_vector(15 downto 0);
signal BRAM: RAM_TYPE
(
x"FFFF",x"FFFE",x"FFFD",x"FFFC",x"FFFB",x"FFFA",x"FFF9",x"FFF8",x"FFF7",
x"FFF6",x"FFF5",x"FFF4",x"FFF3",x"FFF2",x"FFF1",x"FFF0",others => "1111"
);
begin
-------------------------Sychrones Block-RAM-----------------------
P1: process(CLK)
begin
if CLK'event and CLK='1' then
if EN='1' then
if WE='0' then
BRAM(conv_integer(ADDR)) <= DIN;
DOUT <= DIN;
else
DOUT <= BRAM(conv_integer(ADDR));
end if;
end if;
end if;
end process P1;
end behavioral;
und wenn ich Z.B hello welt auf dem code schreiben will wo soll ich die
schreiben damiit ich die danach auf dem terminal auslesen kann .
ich bedanke mich bei ihre hilfe.
