ziel ist es, led auf dem fpga zum leuchten zu bringen!dies sind meine ersten schritte! danke im voraus! module HalloWelte( not_reset_i,clock_i,led_o ); input not_reset_i; input clock_i;// input clk 50 MHz output [ 2 : 0 ] led_o;//output 3-Bit wire clock_i, not_reset_i; reg CLK_RATE = 50000000 / 10; reg[2:0] led_reg; reg[31:0] clk_cnt; reg clk_en; assign clk = clock_i; assign reset = ~not_reset_i; assign led_o= led_reg; always @(posedge clk or posedge reset)begin if(reset) begin clk_en <= 1'b0; clk_cnt <= 32'b0; end else begin if(clk_cnt == CLK_RATE)begin clk_cnt <= 1'b1; end else begin clk_cnt <= clk_cnt + 1; clk_en <= 1'b0; end end // else: !if(reset) end // always @ (posedge clk or posedge reset) always @(posedge clk or posedge reset)begin if(reset)begin led_reg <= 3'hAA; end else begin if(clk_en)led_reg <= led_reg + 1; end end endmodule
leider klappt das programm wie es dort steht nicht...woran liegt es? danke
Hallo Charles D. ich sehe in deinem Verilog-Code nur das du "clk_en" auf log Null legst also nur: >clk_en <= 1'b0; da müsste, so meine ich, auch noch wo >clk_en <= 1'b1; stehen denn sonst tut dieses >always< da unten nie sowas wie blinken .. [verilog] always @(posedge clk or posedge reset)begin if(reset) led_reg <= 3'hAA; else if(clk_en)led_reg <= led_reg + 1;//<-- (clk_en) ist (clk_en == 1'b1) end [/verilog]
Hallo, danke für den tipp.ich werde es mal versuchen! falls es nicht klappt melde ich mich noch mal! lg
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