Hallo, ich habe folgendes Problem. m_clock ist ein Eingangsignal des Topmoduls. An m_clock lege ich direkt die systemclk des FPGA-Boards an. Ich leite dieses Signal nun an zwei Teilmodule weiter und dann kommt diese Fehlermeldung beim Synthetisieren "ERROR:Xst:2035 - Port <m_clock> has illegal connection. Port is connected to input buffer and following ports:" Als ich die clock nur zur led_steuerung weitegleitet hatte in einem früheren Konstrukt meiner Schaltung gab es dieses Problem nicht. ich hab das 'Add I/O buffern' auch schon ausgeschaltet und dann kann ich synthetisieren ohne Fehlermeldung, jedoch wird dann beim Implementieren diese Fehlermeldung ausgeschmissen: "ERROR:NgdBuild:924 - input pad net 'm_clock' is driving non-buffer primitives:" Hat einer eine Ahnung, wie ich das zum Laufen bekomme? "eingabe_p : eingabe port map (e_sw5_modus => m_sw5_modus, e_sw6_richtung => m_sw6_richtung, e_sw7_v_minus => m_sw7_v_minus, e_sw8_v_plus => m_sw8_v_plus, e_sw3_8_rst => m_sw3_8_rst, e_v => ms_v, e_clock => m_clock, e_modus => ms_modus, e_richtung => ms_richtung ); ledsteuerung_p : ledsteuerung port map (l_v => ms_v, l_modus => ms_modus, l_richtung => ms_richtung, l_clock => m_clock, l_sw3_8_rst => m_sw3_8_rst,usw...." Danke :)
Klingt danach, als würdest du die Clock durch einen Datenpin und nicht durch einen Clockpin anlegen. Ist das Board von dir selbst gebaut? Ansonsten schau mal, ob die Pinzuweisung für den Clock-Pin stimmt.
danke für deine antwort. also ich habe das problem nun behoben. in meinem modul ledsteuerung hatte ich nen dcm drin. hab nun den clkfxout(oder so ähnlich) ausgang des dcms mit dem clockeingang vom eingabemodul verbunden. so funktioniert es nun.
Achso, sag das doch gleich. Wenn du an den DCM gehst, darf das Taktsignal ausschließlich vom Pin an den DCM. An CLK_IN_IBUFG_OUT kommt es dann wieder raus, oder eben an CLK_0_OUT
> Wenn du an den DCM gehst, darf das Taktsignal ausschließlich vom Pin an > den DCM. Warum ist das eigentlich so?
CLK_IBUFG_OUT oder so hieß es :)
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